【正文】 beginprocess(resetr,holdr,a_mr,h_buttr,clkr)beginif resetr=39。end。139。139。 thent_flash=000000000000。 flash_addr: in std_logic_vector(1 downto 0)。end if。 else recount=39。elsif a_m=39。 thenrecount=39。039。039。139。 state=d。 then if h_butt=39。state=e。 end if。139。 sign_state=101001100101。end if。 then recount=39。else recount=39。when b= if a_m=39。139。039。139。 thenif hold=39。139。next_state: in std_logic。end if。when 101001100101= load1=conv_std_logic_vector(18,8)。139。architecture art of jsqkzq isbeginprocess(clk)beginif reset=39。entity jsqkzq isport(clk :in std_logic。end process。else next_sa=39。 end if。t2=t2。 then t1=00000000。dout1,dout2 ,dout3,dout4 : out std_logic_vector(3 downto 0)。clk_flash=clk_s1 and clk_s2 and clk_f。clk_s2=39。139。139。139。 thenclk_t1=0000。entity fpq isport(clk_1k,reset:in std_logic。ALTERA公司.《DATA通過VHDL語言編譯軟件程序，在MAX+PLUS II軟件平臺上進(jìn)行VHDL代碼設(shè)計，目標(biāo)器件選擇，編譯，仿真，引腳配置，編程下載，硬件測試，對交通燈的設(shè)計進(jìn)行現(xiàn)實模擬仿真，通過波形圖分析電路。同樣，仿真結(jié)果也是針對工程文件的，所以在對最后的頂層文件處理時，仍然應(yīng)該對它重新設(shè)定元件型號和引腳鎖定。 （1，2）（7，8）單片機(jī)與CPLD/FPGA的串口對連。電源輸出電壓：+5V（2A）和+12V（）。8個共陰數(shù)碼管，其中 7 個作為數(shù)碼顯示用（顯示采用掃描和自動滅零技術(shù)，當(dāng)輸入的四位二進(jìn)制數(shù)大于 1001 時，滅燈），通過跳線選擇供 CPLD/FPGA 或單片機(jī)使用。它是一個多輸入、多輸出電路，它的輸入是二進(jìn)制代碼或二——十進(jìn)制代碼，輸出是代碼所代表的字符。039。139。 消振模塊設(shè)計 原理及功能交通燈出現(xiàn)緊急情況或需要交通人員進(jìn)行手動控制時，需要手動操作按鍵，由于按鍵被按下和按鍵彈起時都有抖動，造成控制器采集到多個信號信息，使得計數(shù)器產(chǎn)生一些誤操作，控制器誤判概率增加。則t＝011010011010，t_flash=dins xor t。end if。 t_flash=dins xor t。 state=f。039。state=f sign_state=100110100101。則recount＝1，state=e。1則recount=39。 state=c6．Reset＝0，clk為上升沿觸發(fā)，且hold＝0，如果state為d狀態(tài)時，如果a_m＝1且next_state=39。state=c。否則recount=39。否則recount=39。 sign_state=100101101101。sign_state=100101101101。sign_state=010101010101。 state=b。 state=a。 then ――交通燈處于自動狀態(tài)時 if next_state=39。直到計數(shù)器計時時間到，由c狀態(tài)轉(zhuǎn)到d狀態(tài)。a狀態(tài)：A方向的綠燈亮，左轉(zhuǎn)燈，紅燈，黃燈都滅，B方向的紅燈亮，綠燈，黃燈，左轉(zhuǎn)燈都滅。（2） 若sign_s＝001110000001，則load1=conv_std_logic_vector(23,8) load2=conv_std_logic_vector(23,8)。計數(shù)器控制器模塊有三個輸入，端子recount是交通燈控制器控制計數(shù)器控制器是否進(jìn)行計數(shù)狀態(tài)轉(zhuǎn)換的信號，reset是內(nèi)部復(fù)位信號，用來復(fù)位內(nèi)部信號。否則next_sa=39。 ――減計數(shù)t2=t21。 then －－禁止信號t1=t1。正常情況時，計數(shù)器采集到交通燈控制器的信號recount，輸出倒計時間；緊急情況時，計數(shù)器采集到禁止信號，時鐘停止計數(shù)，時間不再倒記時，只有采集到計數(shù)器控制器的下一個狀態(tài)的計數(shù)值，計數(shù)器才會進(jìn)行正常的減計數(shù)，并輸出給譯碼器，顯示在顯示屏上。 時序仿真圖22 分頻器模塊的時序仿真波形時序仿真說明：(1)．reset＝1，則clk_tclk_tclk_sclk_sclk_f清零。需要說明的是，在進(jìn)行程序編譯時，要先從底層程序開始，所有底層程序都正確后，才能開始頂層程序的編譯。并且每個方向紅燈亮的時間應(yīng)該與另一方向綠、拐、黃燈亮的時間相等。該燈控制邏輯可實現(xiàn)3種顏色燈的交替點亮、時間的倒計時、轉(zhuǎn)向問題，指揮車輛和行人安全通行。 利用MAX+PLUSII軟件平臺進(jìn)行設(shè)統(tǒng)設(shè)計。MaxPull II的界面友好，在線幫助完備，初學(xué)者也可以很快學(xué)習(xí)掌握。第四，采用系統(tǒng)早期仿真。即利用邏輯綜合工具，將RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級網(wǎng)絡(luò)表）。一般來說，對系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計的初始階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)設(shè)計中存在的問題。值得指出的是：Verilog－HDL等硬件描述語言獲得較為廣泛的應(yīng)用。寄存器傳輸級和邏輯門級多個設(shè)計層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件俄語言的功能，整個自頂向下或由底向上的電路設(shè)計過程都可以用VHDL來完成。EDA水平不斷提高，設(shè)計工具趨于完美的地步。在EDA軟件開發(fā)方面，目前主要集中在美國。 在信息通信領(lǐng)域，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計算機(jī)及軟件技術(shù)、第三代移動通信技術(shù)、信息管理、信息安全技術(shù)，積極開拓以數(shù)字技術(shù)、網(wǎng)絡(luò)技術(shù)為基礎(chǔ)的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育新的經(jīng)濟(jì)增長點。根據(jù)適配后的仿真模型，可以進(jìn)行適配后的時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結(jié)果能比較精確地預(yù)期未來芯片的實際性能。這一步驟適用大型設(shè)計，因為對于大型設(shè)計來說，在綜合前對源代碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù)和時間。由于擺脫了電路細(xì)節(jié)的束縛，設(shè)計人員可以把精力集中于創(chuàng)造性的方案與概念的構(gòu)思上，一旦這些概念構(gòu)思以高層次描述的形式輸入計算機(jī)，EDA系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整個設(shè)計。這一次仿真主要是檢驗設(shè)計方案在功能方面的正確性。　　上述ASIC芯片，尤其是CPLD/FPGA器件，已成為現(xiàn)代高層次電子設(shè)計方法的實現(xiàn)載體?！　〉诙?，ASIC設(shè)計現(xiàn)代電子產(chǎn)品的復(fù)雜度日益提高，一個電子系統(tǒng)可能由數(shù)萬個中小規(guī)模集成電路構(gòu)成，這就帶來了體積大、功耗大、可靠性差的問題。90年代為電子系統(tǒng)設(shè)計自動化(EDA)階段。設(shè)計者可利用HDL程序來描述所希望的電路系統(tǒng)，規(guī)定器件結(jié)構(gòu)特征和電路的行為方式；然后利用綜合器和適配器將此程序編程能控制FPGA和CPLD內(nèi)部結(jié)構(gòu)，并實現(xiàn)相應(yīng)邏輯功能的的門級或更底層的結(jié)構(gòu)網(wǎng)表文件或下載文件。綜合器的功能就是將設(shè)計者在EDA平臺上完成的針對某個系統(tǒng)項目的HDL、原理圖或狀態(tài)圖形描述，針對給定的硬件系統(tǒng)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實現(xiàn)功能的描述文件。綜合器在工作前，必須給定所要實現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來。目前，就FPGA/CPLD開發(fā)來說，比較常用和流行的HDL主要有ABELHDL、AHDL和VHDL。 EDA技術(shù)的基本特征EDA代表了當(dāng)今電子設(shè)計技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計人員按照“自頂向下”的設(shè)計方法，對整個系統(tǒng)進(jìn)行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ASIC）實現(xiàn)，然后采用硬件描述語言（HDL）完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標(biāo)器件，這樣的設(shè)計方法被稱為高層次的電子設(shè)計方法。解決這一問題的有效方法就是采用ASIC芯片進(jìn)行設(shè)計。 第三，EDA系統(tǒng)框架結(jié)構(gòu)EDA系統(tǒng)框架結(jié)構(gòu)(Framework)是一套配置和使用EDA軟件包的規(guī)范。仿真通過后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進(jìn)行PCB板的自動布局布線。這樣，新的概念就能迅速有效地成為產(chǎn)品，大大縮短了產(chǎn)品的研制周期。一般情況下，這一仿真步驟可略去。如果仿真結(jié)果達(dá)不到設(shè)計要求，就需要修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計要求；最后一步是將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片F(xiàn)PGA或CPLD中。要大力推進(jìn)制造業(yè)信息化，積極開展計算機(jī)輔助設(shè)計（CAD）、計算機(jī)輔助工程（CAE）、計算機(jī)輔助工藝（CAPP）、計算機(jī)機(jī)輔助制造（CAM）、產(chǎn)品數(shù)據(jù)管理（PDM）、制造資源計劃（MRPII）及企業(yè)資源管理（ERP）等。但各國也正在努力開發(fā)相應(yīng)的工具。EDA市場日趨成熟，但我國的研發(fā)水平仍很有限，尚需迎頭趕上。VHDL還具有以下優(yōu)點：（1）VHDL的寬范圍描述能力使它成為高層進(jìn)設(shè)計的核心，將設(shè)計人員的工作重心提高到了系統(tǒng)功能的實現(xiàn)與調(diào)試，而花較少的精力于物理實現(xiàn)。但最適合于用CPLD＆VHDL等器件實現(xiàn)數(shù)字電子系統(tǒng)設(shè)計的硬件描述語言當(dāng)屬于VHDL。在行為描述階段，并不真正考慮其實際的操作和算法用何種方法來實現(xiàn)，而是考慮系統(tǒng)的結(jié)構(gòu)及其工作的過程是否能到達(dá)系統(tǒng)設(shè)計的要求。此時，如果需要，可將邏輯綜合的結(jié)果以邏輯原理圖的方式輸出。從自上而下的設(shè)計過程中可以看到，在系統(tǒng)設(shè)計過程中要進(jìn)行三級仿真，即行為層次仿真、RTL層次仿真和門級層次仿真。完成高性能的設(shè)計。[5]具體的設(shè)計流程圖如圖12所示： 設(shè)計要求系統(tǒng)產(chǎn)品設(shè)計輸入設(shè)計編譯設(shè)計修改設(shè)計校驗器件編程在線校驗圖12 MAX+PLUSII軟件的設(shè)計流程圖2 交通燈系統(tǒng)設(shè)計 交通燈設(shè)計背景及方案隨著城市汽車保有量的越來越多，城市的交通擁擠問題正逐漸引起人們的注意。 交通燈設(shè)計要求按照路口交通運行的實際情況,在本系統(tǒng)中,設(shè)定系統(tǒng)的工作情況如下: A 方向和B 方向各設(shè)紅(R) 、黃( Y) 、綠( G) 和左拐(L) 四盞燈按合理的順序亮滅,并能將燈亮的時間以倒計時的形式顯示出來。黃燈所起的作用是用來在綠燈和左拐燈后進(jìn)行緩沖,以提醒行人該方向馬上要禁行了。這是因為頂層程序是對底層程序的概括，它是把底層程序各個模塊連接起來，相當(dāng)于把每個模塊的功能匯聚到一起，實現(xiàn)整個系統(tǒng)的控制功能，所以底層程序的正確與否關(guān)系到頂層程序的運行。2. reset＝0，clk_1k為上升沿觸發(fā)時，如果clk_t1大于或等于5時，清零clk_t1，并且clk_s1輸出1。當(dāng)計數(shù)器計數(shù)到3時，還要產(chǎn)生一個閃爍信號給閃爍模塊，控制其交通指示燈閃爍，告訴給行人時間到了需要減速停止。t2=t2。end if。0。sign_s是狀態(tài)選擇控制端。flash_addr=00。此時，A方向上的車輛可直行或者各自右轉(zhuǎn)，行人可以橫穿B路口，Ｂ方向上車和行人禁止通行。d狀態(tài)：Ａ方向上的黃燈亮，綠燈，左轉(zhuǎn)燈，紅燈滅，Ｂ方向的交通燈保持原狀態(tài)。139。 end if。 sign_state=100101101101。recount=39。否則recount=39。否則recount=39。039。039。如果為手動狀態(tài)a_m＝0且h_butt=39。139。139。sign_state=100110100101。否則recount=39。state=f。 閃爍電路模塊的設(shè)計 原理及功能閃爍模塊一般用來提醒或者引起致意，有時又希望能關(guān)斷某一路的顯示。 ――異或運算else t_flash=dins。其中clk_flash（2hz）是低頻閃爍信號，clk是系統(tǒng)時鐘信號，clk_flash是低頻閃爍時鐘信號, flash, flash_addr是交通燈控制器和計數(shù)器控制器產(chǎn)生的控制信號，它們共同作用判別是否關(guān)斷、關(guān)開LED交通燈。否則t_flash=dins。消振功能模塊通過采用延時響應(yīng)原理來消除抖動和誤操作，模塊利用方波上升延采集信號，當(dāng)采集到信號時，進(jìn)行計數(shù)，計數(shù)直到設(shè)定值時，系統(tǒng)才認(rèn)為此信號為有用信息，進(jìn)行響應(yīng)輸出控制信號。 then ――1khz的時鐘信號 if holdr=39。end if。本設(shè)計中采用七段顯示譯碼器來顯示交通燈上的倒記時。6個共陰數(shù)碼管，其中 6 個作為數(shù)碼顯示用（自動滅零技術(shù)，當(dāng)輸入的四位二進(jìn)制數(shù)大于 1001 時，滅燈），直接與 CPLD/FPGA 連接。+5V的地和12V地。 表23 Jump2端口配置24681357 Jump3： （1，2）提供USB外設(shè)的電源 表24 Jump3端口配置12 Jump4：（1，2）選通AS0809