【正文】 入的四位二進制數(shù)大于 1001 時，滅燈），直接與 CPLD/FPGA 連接。五個電平按鍵（按下鍵，對應(yīng)輸出指示的紅色二極管亮，表示輸出高電平，再按下鍵，對應(yīng)輸出指示的紅色二極管滅，表示輸出為低電平）。本設(shè)計中采用七段顯示譯碼器來顯示交通燈上的倒記時。3．resetr＝0，clk為上升沿觸發(fā)，當a_mr＝1時，t2的值大于等于10時，則清零t2，令aq＝1，否則t2加一，aq＝0不變。end if。139。 then ――1khz的時鐘信號 if holdr=39。主要程序如下：。消振功能模塊通過采用延時響應(yīng)原理來消除抖動和誤操作，模塊利用方波上升延采集信號，當采集到信號時，進行計數(shù)，計數(shù)直到設(shè)定值時，系統(tǒng)才認為此信號為有用信息，進行響應(yīng)輸出控制信號。則t=011010100101。否則t_flash=dins。139。其中clk_flash（2hz）是低頻閃爍信號，clk是系統(tǒng)時鐘信號，clk_flash是低頻閃爍時鐘信號, flash, flash_addr是交通燈控制器和計數(shù)器控制器產(chǎn)生的控制信號，它們共同作用判別是否關(guān)斷、關(guān)開LED交通燈。 then t=011010100101。 ――異或運算else t_flash=dins。 then ――閃爍模塊閃爍時鐘if flash_addr=01and flash=39。 閃爍電路模塊的設(shè)計 原理及功能閃爍模塊一般用來提醒或者引起致意，有時又希望能關(guān)斷某一路的顯示。state=a sign_state=100101101001。state=f。則recount＝1，state=a。否則recount=39。如果為手動狀態(tài)a_m＝0且h_butt=39。sign_state=100110100101。039。139。039。139。 sign_state=101001100101。如果為手動狀態(tài)a_m＝0且h_butt=39。sign_state=101001100101。039。139。039。139。否則recount=39。1則recount=39。否則recount=39。3．Reset＝0，clk為上升沿觸發(fā)，且hold＝0，如果state為a狀態(tài)時，如果a_m＝1且next_state=39。recount=39。 end if。 sign_state=100101101101。139。 end if。 sign_state=100101101101。139。當Ｂ方向上的四個狀態(tài)循環(huán)完成后，Ａ方向再次重復(fù)Ａ方向上a、b、c、d四個狀態(tài)的轉(zhuǎn)換。d狀態(tài)：Ａ方向上的黃燈亮，綠燈，左轉(zhuǎn)燈，紅燈滅，Ｂ方向的交通燈保持原狀態(tài)。直到計數(shù)器計時時間到，由b狀態(tài)轉(zhuǎn)到c狀態(tài)。此時，A方向上的車輛可直行或者各自右轉(zhuǎn)，行人可以橫穿B路口，Ｂ方向上車和行人禁止通行。（4） 若sign_s＝000001001110，則load1=conv_std_logic_vector(35,8)。flash_addr=00。2．reset＝0， clk為上升沿觸發(fā)，且 recount＝1時：（1） 若sign_s＝110000001001，則load1=conv_std_logic_vector(27,8)。sign_s是狀態(tài)選擇控制端。039。0。4．reset＝0, clk為上升沿觸發(fā)時，且hold＝0，recount＝0時，t1，t2進行減一運算，并dout＝t輸出。end if。 一個計數(shù)值。t2=t2。139。當計數(shù)器計數(shù)到3時，還要產(chǎn)生一個閃爍信號給閃爍模塊，控制其交通指示燈閃爍，告訴給行人時間到了需要減速停止。其中clk－flash是clk頻率的1/2倍，它是通過內(nèi)部信號與運算的得來，即clk_flash=clk_s1 and clk_s2 and clk_f。2. reset＝0，clk_1k為上升沿觸發(fā)時，如果clk_t1大于或等于5時，清零clk_t1，并且clk_s1輸出1。當輸入端采集到了高頻的時鐘信號的上升沿時，計數(shù)加一，當?shù)竭_設(shè)定值時，分頻器輸出一個脈沖。這是因為頂層程序是對底層程序的概括，它是把底層程序各個模塊連接起來，相當于把每個模塊的功能匯聚到一起，實現(xiàn)整個系統(tǒng)的控制功能，所以底層程序的正確與否關(guān)系到頂層程序的運行。在本設(shè)計中交通燈控制器由七個模塊構(gòu)成：消振模塊，分頻器模塊、交通燈控制器模塊、計數(shù)器塊、計數(shù)器控制模塊、閃爍模塊、譯碼器模塊。黃燈所起的作用是用來在綠燈和左拐燈后進行緩沖,以提醒行人該方向馬上要禁行了。表中1 表示燈亮,0 表示燈滅。 交通燈設(shè)計要求按照路口交通運行的實際情況,在本系統(tǒng)中,設(shè)定系統(tǒng)的工作情況如下: A 方向和B 方向各設(shè)紅(R) 、黃( Y) 、綠( G) 和左拐(L) 四盞燈按合理的順序亮滅,并能將燈亮的時間以倒計時的形式顯示出來。但是這些控制方法的功能修改及調(diào)試都需要硬件電路的支持，在一定程度上增加了設(shè)計難度。[5]具體的設(shè)計流程圖如圖12所示： 設(shè)計要求系統(tǒng)產(chǎn)品設(shè)計輸入設(shè)計編譯設(shè)計修改設(shè)計校驗器件編程在線校驗圖12 MAX+PLUSII軟件的設(shè)計流程圖2 交通燈系統(tǒng)設(shè)計 交通燈設(shè)計背景及方案隨著城市汽車保有量的越來越多，城市的交通擁擠問題正逐漸引起人們的注意。與CAE工具的接口符合EDIF200和20參數(shù)化模塊庫（LPM）、Verilog、VHDL及其它標準。完成高性能的設(shè)計。從最初的第一代A＋PLUS，第二代MAX+PLUS,發(fā)展到第三代MAX+PLUS II,Altera公司的開發(fā)工具軟件在發(fā)展中不斷完善。從自上而下的設(shè)計過程中可以看到，在系統(tǒng)設(shè)計過程中要進行三級仿真，即行為層次仿真、RTL層次仿真和門級層次仿真。第三，系統(tǒng)可大量采用PLD芯片。此時，如果需要，可將邏輯綜合的結(jié)果以邏輯原理圖的方式輸出。要想得到硬件的具體實現(xiàn)，必須將行為方式描述的VHDL語言程序改寫為RTL方式描述的VHDL語言程序。在行為描述階段，并不真正考慮其實際的操作和算法用何種方法來實現(xiàn)，而是考慮系統(tǒng)的結(jié)構(gòu)及其工作的過程是否能到達系統(tǒng)設(shè)計的要求。即從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計的內(nèi)容細化，最后完成系統(tǒng)硬件的整體設(shè)計。但最適合于用CPLD＆VHDL等器件實現(xiàn)數(shù)字電子系統(tǒng)設(shè)計的硬件描述語言當屬于VHDL。用VHDL語言編程實現(xiàn)數(shù)字電子系統(tǒng)硬件設(shè)計容易做到技術(shù)共享。VHDL還具有以下優(yōu)點：（1）VHDL的寬范圍描述能力使它成為高層進設(shè)計的核心，將設(shè)計人員的工作重心提高到了系統(tǒng)功能的實現(xiàn)與調(diào)試，而花較少的精力于物理實現(xiàn)。早期的硬件描述語言，如ABEL、HDL、AHDL，由不同的EDA廠商開發(fā)，互不兼容，而且不支持多層次設(shè)計，層次間翻譯工作要由人工完成。EDA市場日趨成熟，但我國的研發(fā)水平仍很有限，尚需迎頭趕上。據(jù)最新統(tǒng)計顯示，中國和印度正在成為電子設(shè)計自動化領(lǐng)域發(fā)展最快的兩個市場，年夏合增長率分別達到了50%和30%。但各國也正在努力開發(fā)相應(yīng)的工具。在ASIC和PLD設(shè)計方面，向超高速、高密度、低功耗、低電壓方面發(fā)展。要大力推進制造業(yè)信息化，積極開展計算機輔助設(shè)計（CAD）、計算機輔助工程（CAE）、計算機輔助工藝（CAPP）、計算機機輔助制造（CAM）、產(chǎn)品數(shù)據(jù)管理（PDM）、制造資源計劃（MRPII）及企業(yè)資源管理（ERP）等。[2] EDA的發(fā)展趨勢第一，.從目前的EDA技術(shù)來看，其發(fā)展趨勢是政府重視、使用普及、應(yīng)用廣泛、工具多樣、軟件功能強大。如果仿真結(jié)果達不到設(shè)計要求，就需要修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計要求；最后一步是將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標芯片F(xiàn)PGA或CPLD中。一般的設(shè)計，也可略去這一仿真步驟。一般情況下，這一仿真步驟可略去。此外，還可以采用圖形輸入方式（框圖，狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點。這樣，新的概念就能迅速有效地成為產(chǎn)品，大大縮短了產(chǎn)品的研制周期。　　第二，系統(tǒng)級設(shè)計進入90年代以來，電子信息類產(chǎn)品的開發(fā)明顯呈現(xiàn)兩個特點：一是產(chǎn)品復(fù)雜程度提高；二是產(chǎn)品上市時限緊迫。仿真通過后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進行PCB板的自動布局布線。第一，電路級設(shè)計電路級設(shè)計工作流程：電子工程師接受系統(tǒng)設(shè)計任務(wù)，首先確定設(shè)計方案，并選擇能實現(xiàn)該方案的合適元器件，然后根據(jù)具體的元器件設(shè)計電路原理圖。 第三，EDA系統(tǒng)框架結(jié)構(gòu)EDA系統(tǒng)框架結(jié)構(gòu)(Framework)是一套配置和使用EDA軟件包的規(guī)范。　　半定制ASIC芯片的版圖設(shè)計方法分為門陣列設(shè)計法和標準單元設(shè)計法，這兩種方法都是約束性的設(shè)計方法，其主要目的就是簡化設(shè)計，以犧牲芯片性能為代價來縮短開發(fā)時間。解決這一問題的有效方法就是采用ASIC芯片進行設(shè)計。在方框圖一級進行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進行描述，在系統(tǒng)一級進行驗證。 EDA技術(shù)的基本特征EDA代表了當今電子設(shè)計技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計人員按照“自頂向下”的設(shè)計方法，對整個系統(tǒng)進行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ASIC）實現(xiàn)，然后采用硬件描述語言（HDL）完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標器件，這樣的設(shè)計方法被稱為高層次的電子設(shè)計方法。80年代為計算機輔助工程(CAE)階段。目前，就FPGA/CPLD開發(fā)來說，比較常用和流行的HDL主要有ABELHDL、AHDL和VHDL。適配所選定的目標器件（FPGA/CPLD芯片）必須屬于在綜合器中已指定的目標器件系列。綜合器在工作前，必須給定所要實現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來。1 EDA技術(shù)及VHDL語言介紹 概述EDA是電子設(shè)計自動化（Electronic Design Automation）縮寫，是90年代初從CAD（計算機輔助設(shè)計）、CAM（計算機輔助制造）、CAT（計算機輔助測試）和CAE（計算機輔助工程）的概念發(fā)展而來的。綜合器的功能就是將設(shè)計者在EDA平臺上完成的針對某個系統(tǒng)項目的HDL、原理圖或狀態(tài)圖形描述，針對給定的硬件系統(tǒng)組件，進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實現(xiàn)功能的描述文件。 適配器的功能是將由綜合器產(chǎn)生的王表文件配置與指定的目標器件中，產(chǎn)生最終的下載文件，如JED文件。設(shè)計者可利用HDL程序來描述所希望的電路系統(tǒng)，規(guī)定器件結(jié)構(gòu)特征和電路的行為方式；然后利用綜合器和適配器將此程序編程能控制FPGA和CPLD內(nèi)部結(jié)構(gòu)，并實現(xiàn)相應(yīng)邏輯功能的的門級或更底層的結(jié)構(gòu)網(wǎng)表文件或下載文件。70年代為計算機輔助設(shè)計(CAD)階段，人們開始用計算機輔助進行IC版圖編輯、PCB布局布線，取代了手工操作。90年代為電子系統(tǒng)設(shè)計自動化(EDA)階段?！　「邔哟卧O(shè)計是一種“自頂向下”的全新設(shè)計方法，這種設(shè)計方法首先從系統(tǒng)設(shè)計入手，在頂層進行功能方框圖的劃分和結(jié)構(gòu)設(shè)計。　　第二，ASIC設(shè)計現(xiàn)代電子產(chǎn)品的復(fù)雜度日益提高，一個電子系統(tǒng)可能由數(shù)萬個中小規(guī)模集成電路構(gòu)成，這就帶來了體積大、功耗大、可靠性差的問題。這種設(shè)計方法的優(yōu)點是芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低，而缺點是開發(fā)周期長，費用高，只適合大批量產(chǎn)品開發(fā)?！　∩鲜鯝SIC芯片，尤其是CPLD/FPGA器件，已成為現(xiàn)代高層次電子設(shè)計方法的實現(xiàn)載體。 EDA技術(shù)的基本設(shè)計方法EDA技術(shù)的每一次進步,都引起了設(shè)計層次上的一次飛躍,物理級設(shè)計主要指IC版圖設(shè)計，一般由半導(dǎo)體廠家完成，對電子工程師沒有太大的意義，因此本文重點介紹電路級設(shè)計和系統(tǒng)級設(shè)計。這一次仿真主要是檢驗設(shè)計方案在功能方面的正確性?！　∮纱丝梢姡娐芳壍腅DA技術(shù)使電子工程師在實際的電子系統(tǒng)產(chǎn)生前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開發(fā)風險消滅在設(shè)計階段，縮短了開發(fā)時間，降低了開發(fā)成本。由于擺脫了電路細節(jié)的束縛，設(shè)計人員可以把精力集中于創(chuàng)造性的方案與概念的構(gòu)思上，一旦這些概念構(gòu)思以高層次描述的形式輸入計算機，EDA系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整個設(shè)計。其次，輸入VHDL代碼，這是高層次設(shè)計中最為普遍的輸入方式。這一步驟適用大型設(shè)計，因為對于大型設(shè)計來說，在綜合前對源代碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù)和時間。第六步是，利用產(chǎn)生的網(wǎng)絡(luò)表文件進行適配前的時序仿真，仿真過程不涉及具體器件的硬件特性，是較為粗略的。根據(jù)適配后的仿真模型，可以進行適配后的時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結(jié)果能比較精確地預(yù)期未來芯片的實際性能。廣大電子工程人員掌握這一先進技術(shù)，這不僅是提高設(shè)計效率的需要，更是我國電子工業(yè)在世界市場上生存、競爭與否的關(guān)鍵。 在信息通信領(lǐng)域，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計算機及軟件技術(shù)、第三代移動通信技術(shù)、信息管理、信息安全技術(shù)，積極開拓以數(shù)字技術(shù)、網(wǎng)絡(luò)技術(shù)為基礎(chǔ)的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育新的經(jīng)濟增長點。自動化儀表的技術(shù)發(fā)展趨勢的測試技術(shù)、控制技術(shù)與計算機技術(shù)、通信技術(shù)進一步融合，形成測量、控制、通信與計算機（M3C）結(jié)構(gòu)。在EDA軟件開發(fā)方面，目前主要集中在美國。相信在不久的將來會有更多更好的設(shè)計工具在各地開花并結(jié)果。EDA水平不斷提高，設(shè)計工具趨于完美的地步。而且 VHDL語言可讀性強，易于修改和發(fā)現(xiàn)錯誤。寄存器傳輸級和邏輯門級多個設(shè)計層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件俄語言的功能，整個自頂向下或由底向上的電路設(shè)計過程都可以用VHDL來完成。（4）VHDL是一個標準語言，為眾多的EDA廠商支持，因此移植性好。值得指出的是：Verilog－HDL等硬件描述語言獲得較為廣泛的應(yīng)用。當電路系統(tǒng)采用VHDL語言設(shè)計其硬件時，與傳統(tǒng)的電路設(shè)計方法相比較，具有如下的特點：第一，采用自上而下的設(shè)計方法。一般來說，對系統(tǒng)進行行為描述的目的是試圖在系統(tǒng)設(shè)計的初始階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)設(shè)