【正文】 的視野，在相關(guān)的知識和技巧方面也有了提高。北京：電于工業(yè)出版社，2002. [2]杜玉遠(yuǎn).《EDA設(shè)計(jì)快速入門圓》．,(1):24 [3].《可編程邏輯器件及其應(yīng)用[M]》.北京:. [6]use 。architecture art of fpq issignal clk_t1 : std_logic_vector(3 downto 0)。139。elsif clk_1k39。 clk_s1=39。039。process(reset,clk_1k,clk_s1)beginif reset=39。039。event and clk_1k=39。 then if clk_t2=00000010 then clk_t2=00000000。else clk_t2=clk_t2+1。 end if。clk=clk_s2。use 。din1,din2:in std_logic_vector(7 downto 0)。end。139。event and clk=39。 thent1=t1。 thent1=din1。end if。dout2=t1(7 downto 4)。139。if t1=00000101 or t2=00000101 thenlast_f=39。end if。end。use 。 sign_s: in std_logic_vector(11 downto 0)。end。 load2=00000000。 thenif recount=39。 flash_addr=00。 flash_addr=01。when 101101100101= load1=conv_std_logic_vector(3,8)。end case。end。entity jtdkz isport(clk,reset,a_m,h_butt,hold:in std_logic。end。beginprocess(clk,reset,hold)beginif reset=39。recount=39。139。sign_state=010101010101。 else case state iswhen a= if a_m=39。 thenrecount=39。else recount=39。elsif a_m=39。 then recount=39。 else recount=39。end if。139。 sign_state=100101100110。 end if。139。 sign_state=100101100110。 end if。then if next_state=39。state=d。 state=c。 then if h_butt=39。 state=d。 state=c。139。139。039。039。139。039。when e= if a_m=39。 thenrecount=39。else recount=39。elsif a_m=39。 then recount=39。 else recount=39。end if。139。 sign_state=100101101001。 end if。139。 sign_state=100101101001。 end if。end if。閃爍電路程序library ieee。 flash :in std_logic。end。139。139。elsif clk_flash=39。then t=011010011010。elsif flash_addr=11 and flash =39。else t_flash=dins。dout=t_flash。use 。architecture one of xzdl issignal t2,t3,t4 : std_logic_vector(3 downto 0)。t3=0000。139。hoq,hq,aq: out std_logic)。消振電路程序library ieee。end if。 then t=011010100101。 else t_flash=dins。 thenif flash_addr=01and flash=39。139。elsif clk39。signal t_flash :std_logic_vector(11 downto 0)。dins: in std_logic_vector(11 downto 0)。use 。end process。when others= state=a。039。139。039。039。139。139。 state=e。 state=f。 then if h_butt=39。 state=e。state=f。 then if next_state=39。 end if。 sign_state=101101100101。139。 end if。 sign_state=101101100101。139。end if。 else recount=39。 then recount=39。elsif a_m=39。else recount=39。 thenrecount=39。when c= if a_m=39。039。139。039。039。139。139。 state=a。 state=b。 then if h_butt=39。 state=a。state=b。 then if next_state=39。039。139。elsif clk39。 thenstate=a。type state_type is(a,b,c,d,e,f)。 recount: out std_logic。use 。end if。when others= load1=conv_std_logic_vector(14,8)。 load2=conv_std_logic_vector(35,8)。 flash_addr=00。 then case sign_s iswhen 100101101001= load1=conv_std_logic_vector(50,8)。event and clk=39。139。load2: out std_logic_vector(7 downto 0)。reset : in std_logic。use 。next_state=next_sa。else last_f=39。039。dout4=t2(7 downto 4)。end process。else t1=t11。elsif recount=39。 thenif hold=39。 t2=00000000。signal t1,t2 : std_logic_vector(7 downto 0)。next_state : out std_logic。use 。end。end if。039。139。 thenif clk_s1=39。039。 thenclk_t2=00000000。 end if。else clk_t1=clk_t1+1。139。clk_s1=39。signal clk_s1,clk_s2,clk_f :std_logic。clk,clk_flash: out std_logic)?？删幊踢壿嬈骷捌鋺?yīng)用》..[9] 潘松.《VHDL實(shí)用教程》. 電子科技大學(xué)出版社. [10] . 《電子設(shè)計(jì)自動化》. 附 錄分頻器程序library ieee。BOOK[M]》.北京:清華大學(xué)出版社,1998 [4]致 謝參考文獻(xiàn)[1]這樣做可實(shí)現(xiàn)模擬運(yùn)行，出錯時可隨時修改，而且可以根究不同的實(shí)際情況修改完善程序，節(jié)約項(xiàng)目開發(fā)資金。ＥＤＡ技術(shù)是一種實(shí)現(xiàn)電子系統(tǒng)或電子產(chǎn)品自動化設(shè)計(jì)的技術(shù)。圖211 內(nèi)部控制芯片的連接 外圍電路的實(shí)現(xiàn)根據(jù)交通燈系統(tǒng)的控制要求，下圖所示為本系統(tǒng)的硬件電路圖。此外在設(shè)計(jì)電路時，在七段數(shù)碼管和點(diǎn)陣顯示器的每一段串聯(lián)510Ω的電阻，以限制流經(jīng)每一段的電流，否則電流太大，容易燒毀發(fā)光二極管。 表23 Jump2端口配置24681357 Jump3： （1，2）提供USB外設(shè)的電源 表24 Jump3端口配置12 Jump4：（1，2）選通AS0809 （2，3）停用0809 表25 Jump4端口配置123 Jump5:（1，2）選通AD0832 （3，4）停用0832 表26 Jump5端口配置123MCU JP1：全接左：由CPLD/FPGA控制掃描數(shù)碼管顯示全接右：由單片機(jī)控制掃描數(shù)碼管顯示MCU JP2： 按下：單片機(jī)下載狀態(tài) 彈上：單片機(jī)運(yùn)行狀態(tài)MCU JP3： 全接左：使用IIC端口連接 全接右：使用掃描鍵盤MCU JP4： 全接左：由CPLD/FPGA控制步進(jìn)電機(jī)驅(qū)動信號 全接右：由單片機(jī)控制步進(jìn)電機(jī)驅(qū)動信號ALTERA公司的 EP1K30芯片的 下載實(shí)驗(yàn)板的引腳分配 表22 下載實(shí)驗(yàn)板1K30的 引腳與實(shí)驗(yàn)系統(tǒng)的連接關(guān)系[9]功能腳號功能腳號功能腳號功能腳號Clk155A1低118SL（ A/D ）95雙口RAMClk254B1121R（ A/D ）92Clk359C1120EN（ A/D ）91CE113Clk456D1 高128D7（ A/D ）82WR112蜂鳴器64A2122D6（ A/D ）81RD111喇叭65B2131D5（ A/D ）86D796琴鍵144C2130D4（A/D）83D698琴鍵246D2133D3（A/D）88D597琴鍵347A3132D2（A/D）87D4100琴鍵448B3136D1（A/D）90D399琴鍵549C3135D0（A/D）89D2102琴鍵651D3138WR（A/D）67D1101琴鍵760A4137D7（A/D）80D0110琴鍵862B4141D6（A/D）79A10109琴鍵963C4140D5（A/D）78VGA電平137D4143D4（A/D）73RED119電平238A5142D3（A/D）72RED020電平339B57D2（A/D）70GRN122電平441C5144D1（A/D）69GRN021電平542D59D0（A/D）68BLU126脈沖43A68RxD29BLU023LED 818B611TxD30VG1328LED714C610PS132VG1427LED617D613PS531LED512LED2117T1LED4119LED1114LED3116 引腳配置及下載測試按表22可對管腳重新分配和定位進(jìn)行硬件測試，為后面的器件下載和硬件實(shí)現(xiàn)提供保障。 （7，8）對89S5X進(jìn)行配置。+5V的地和12V地。其中任何一組只能用一個跳線帽接通時鐘信號，結(jié)對不能在一組上插兩個或兩個以上的跳線帽接通兩個以上的時鐘。6個共陰數(shù)碼管，其中 6 個作為數(shù)碼顯示用（自動滅零技術(shù)，當(dāng)輸