【正文】 整個系統(tǒng)進行人機握手與PC數(shù)據(jù)通信。為對擊錘智能化控制提供有效的數(shù)據(jù)和相對完整的理論依據(jù)。將AD采集的輸出信號端與SRAM的讀寫信號端與串口收發(fā)接口，USB控制端口放入波形抓取列表中，進行波形檢查，觀察各信號是否符合系統(tǒng)設(shè)計要求[58]。 FPGA系統(tǒng)調(diào)試系統(tǒng)采集電路部分在電路調(diào)試過程中工作正常，有時夾雜著一些干擾信號，是加速度傳感器本身產(chǎn)生，與系統(tǒng)無關(guān)，利用萬用表檢查AD9226的輸入模擬電源，參考電壓，與輸出數(shù)字信號是否匹配，通過示波器觀察時鐘信號是否與設(shè)計一致。由于USB芯片的FIFO空滿激勵信號編寫復(fù)雜，為了縮短驗證進程， II進行實際波形抓取，可以簡單直觀觀察到測試的數(shù)據(jù)[55]。 else out_angle = count。 else if(in_z amp。（a） 位移反轉(zhuǎn)仿真可以觀察到波形圖in_b超前in_a相位90度，用in_z設(shè)置基準(zhǔn)零點，可以看到out_angle計數(shù)輸出按照遞減的計數(shù)方式。 else if((reg_a == in_b)amp。該模塊實際上是一個光電編碼器的計數(shù)設(shè)計過程，增量式光電編碼器實際上是一種相位檢測裝置，其脈沖有A和B兩相信號相位差相差90度，其信號為正交輸出脈沖，由Z向辨別正轉(zhuǎn)還是反轉(zhuǎn)，根據(jù)機械位移轉(zhuǎn)換為電脈沖進行信號輸入，如果A相超前B相，則為正轉(zhuǎn)，如果相反，則反轉(zhuǎn)，Z相信號可以表示零相位，可用于重置計數(shù)器和調(diào)零。 SRAM寫時序仿真，可以觀察到在每一個片選低電平時刻，將三路數(shù)據(jù)分別存入對應(yīng)地址中。以下為串口接收模塊的引腳說明[49]。 觸發(fā)模塊設(shè)計系統(tǒng)設(shè)計一個觸發(fā)利用485電路進行系統(tǒng)啟動，上電，觸發(fā)過程，這一啟動過程非常重要，因為其影響著對擊錘設(shè)備采集參數(shù)物理量的準(zhǔn)確性，輸入信號與輸出信號一次定義為：input [7:0] RS485_order；//串口下發(fā)命令，控制RLY_CTL的吸合input Check_Relay；//繼電器檢測腳input Pulse_IN；//觸發(fā)信號腳，F(xiàn)PGA_pin49output RLY_CTL；//繼電器控制信號腳，F(xiàn)PGA_pin50output reg Pulse_OUT；///霍爾傳感器觸發(fā)信號output reg [7:0] RS485_rec；///485握手信號output reg WR；output reg DIR_485；設(shè)計三路LED用來直觀觀察系統(tǒng)的進程，在上電階段，第一個LED為高電平，二三為0，繼電器上電后，一二LED為低電平，三為高電平等等，據(jù)此分辨出系統(tǒng)屬于第幾個階段。硬件描述語言是是一種用語言形式化方式來描述數(shù)字電路和系統(tǒng)的語言，常用的硬件描述語言有以下三種VHDL，verilog和AHDL，相比較VHDL語言[42]本設(shè)計選用Verilog作為邏輯編程語言有如下幾個原因：首先，在實際工作中，verilog的編程風(fēng)格與C語言類似，方便理解。QuartusII也可直接調(diào)用modelsim等仿真工具來輔助完成設(shè)計的仿真和編譯，QuartusII可以與SOPCBuilder結(jié)合，實現(xiàn)SOPC嵌入式系統(tǒng)開發(fā)，同時還與MATLAB與 DSPBuilder三者結(jié)合的方式可以開基于FPGA的DSP系統(tǒng)開發(fā)，簡便快捷，QuartusII為開發(fā)人員提供了一個完整的多平臺開發(fā)環(huán)境，完整，操作簡便的圖形用戶界面，可以完整實現(xiàn)每個階段的設(shè)計過程，軟件集成環(huán)境包括嵌入式軟件開發(fā)，可編程邏輯器件設(shè)計，綜合，布線布局，仿真及其驗證過程。根據(jù)動量原理有： （）——打擊力——打擊時間則打擊力計算公式為： （）其中： （）打擊時間為上錘頭開始接觸鍛件時刻（打擊速度最大時刻）至打擊完成上下錘頭彈開時刻的時間段（彈跳速度最大時刻）。對擊錘上下錘頭動量相等，總打擊能量等于上下錘頭加模具的動能之和，上下錘頭能量之比,其比例公式為： （） 聯(lián)動桿控制上下錘頭進行相互對擊，上下行程相等。同時，高速制版中盡量用直線或者45角的折線布線，這樣可以減少高頻信號發(fā)生過程中相互之間的耦合。 PCB完整圖在PCB布線過程中，本系統(tǒng)采用的是12V電源供電，系統(tǒng)中存在12V、5V，、AGND、GND是5路信號線，由于引腳眾多，在硬件設(shè)計中，由于本設(shè)計所需資源相對豐富，信號引腳多，集成度高，布線密度大，因此，需要注意信號的返回路徑，本課題硬件布線將AD信號線與存儲系統(tǒng)總線排布在同一信號層內(nèi)，信號線與電源線盡量距離拉開。對可能產(chǎn)出的影響作出提起的預(yù)判和處理，以下為在布板過程中需要注意的問題：? 時鐘電路的設(shè)計，對于FPGA系統(tǒng)而言，時序的重要性不言而喻，本硬件采用48MHZ原始晶振最為系統(tǒng)接入時鐘，應(yīng)該避免其信號線與其他信號線以及電源之間的距離，由于系統(tǒng)本身屬于高頻電路，設(shè)計尺寸較小，通過這種方式可以減少相互之間的干擾。 FPGA復(fù)位電路本系統(tǒng)選用IMP811T芯片作為系統(tǒng)復(fù)位電路，硬件電路復(fù)位實現(xiàn)對電源電壓監(jiān)控和手動復(fù)位操作，其系統(tǒng)復(fù)位電路可以是JTAG nRST和版級nRST。 固件下載步驟固件下載成功后，內(nèi)部電路配置為FIFO模式，每幀為512B。 AD9226外圍電路設(shè)計 ，為AD采集硬件電路設(shè)計，將12位數(shù)字信號直接與FPGA引腳相連，根據(jù)該芯片使用手冊同時結(jié)合課題需求，將AD9926的工作方式設(shè)置為單點輸入模式，模擬電壓輸入信號范圍在0V~,將VINA端接入模擬輸入信號，VINB端接VREF，參考電壓VREF配置為2V，可以使其存在+2V的偏置電壓，設(shè)計搭建完整的AD采集外圍電路。：，采用CY7C68013A是Cypress公司EZUSB FX2LP系列芯片中比較經(jīng)典的一款USB控制器完成與FPGA的通信[42]。 FPGA外圍硬件系統(tǒng)簡介為了掌握打擊性能和關(guān)鍵部位受力性能，設(shè)計了基于FPGA的多通道、高速數(shù)據(jù)采集測測量儀設(shè)計方案，系統(tǒng)設(shè)計了二組采樣通道，對關(guān)鍵打擊參數(shù)進行數(shù)據(jù)采集，加速度采集選取壓電式加速度傳感器實現(xiàn)對對擊錘量錘頭不同方向的參數(shù)采集，第三組利用編碼器作為位移傳感器獲取到在一定時間內(nèi)的位移的變化，霍爾傳感器作為數(shù)據(jù)采集的觸發(fā)信號[37]；經(jīng)過信號調(diào)理，采集模塊選用高速模數(shù)轉(zhuǎn)換器AD9226實現(xiàn)對加速度的采集，同時選取高速異步存儲器IS61LV51216作為數(shù)據(jù)的存儲模塊，最后利用USB芯片對數(shù)據(jù)進行上傳，傳輸控制芯片選用CY7C68013A，配置模式為從機模式，平均傳輸速率可以達到30Mb/s；兩路數(shù)據(jù)采集通道，三路數(shù)據(jù)存儲和一個外觸發(fā)信號并行實現(xiàn)同步數(shù)據(jù)采集[38]；參數(shù)采集頻率為1MHz，系統(tǒng)存儲容量為512Kbyte。用開關(guān)型霍爾傳感器作為數(shù)據(jù)采集的觸發(fā)信號，采集終端設(shè)備主要完成的功能是采集位移、加速度參數(shù)，并將所有測量數(shù)據(jù)存入到SRAM中；并通過USB接口將數(shù)據(jù)上傳到PC中，進行后期的數(shù)據(jù)分析，上下加速度傳感器放置在上錘頭上；因為上下錘頭之間的行程和為2400mm，打擊過程中由聯(lián)動桿控制，綜合現(xiàn)場工作條件，只需將位移傳感器放置于上錘頭的側(cè)面[25]。，與市面上常見的8051芯片有多重優(yōu)勢，其中，一個指令周期需要四個時鐘周期，時鐘頻率可以軟配置為12M/24M/48M。SRAM的優(yōu)勢在于速度快，但其容量相對于同等大小的存儲器內(nèi)存小。IOB[17]可被定義為輸入輸出和三態(tài)功能，當(dāng)被定義為輸入時，從外部進入的信號首先送入到輸入緩沖器，再由緩沖器分為兩路，一路經(jīng)過延時送到輸入D觸發(fā)器，送到數(shù)據(jù)選擇器，同時另一路信號送入到MUX中，在不同的控制信息下確定其信號送入輸入緩沖器、CLB陣列或者觸發(fā)器，IOB主要由輸入緩沖器、輸出緩存器、輸入發(fā)生器、輸出鎖存/觸發(fā)器共同構(gòu)成，提供了內(nèi)部邏輯陣列與器件引腳之間的連接。 FPGA技術(shù)的應(yīng)用概述20世紀(jì)80年代中期推出了另一種類型的可編程邏輯器件。第七章為總結(jié)與展望。第二章為對擊錘打擊參數(shù)采集存儲系統(tǒng)設(shè)計原理及組成方案[11]。尤其是大噸位對擊錘占相當(dāng)能量鍛造設(shè)備的總量的比例達到四分之三，對擊模鍛錘的優(yōu)勢在于打擊速度快、打擊頻率強，大噸位鍛錘受到加工條件和運輸條件的限制以及制造業(yè)技術(shù)水平的限制，其擁有量維持在七十年代末的水平，不同的打擊能量，僅僅依靠鍛工的經(jīng)驗來判斷打擊力的大小（提錘高度和打擊聲音），打擊力過大或過小都會影響鍛件的加工質(zhì)量，而且會減少設(shè)備的使用壽命，這樣非常不利于設(shè)備的長期運行。對于不同的鍛件，需要不同的打擊能量，僅僅依靠鍛工的經(jīng)驗來判斷打擊力的大?。ㄌ徨N高度和打擊聲音），打擊力過大或過小都會影響鍛件的加工質(zhì)量，而且會減少設(shè)備的使用壽命，這樣非常不利于設(shè)備的長期運行[1]。i對擊錘打擊能量測量與分析系統(tǒng)研究畢業(yè)論文目 錄1 緒 論 1 2 2 2 3 32設(shè)計原理及方案 5 5 5 5 FPGA技術(shù)的應(yīng)用概述 5 6 6 6 7 位移采集原理 8 9 本章小結(jié) 103硬件系統(tǒng)設(shè)計 11 FPGA外圍硬件系統(tǒng)簡介 11 13 13 14 RS232與RS485通信接口設(shè)計 15 繼電器控制接口設(shè)計 16 USB通信接口設(shè)計 16 USB接口的外圍電路 16 USB接口的固件燒寫 17 FPGA外圍電路設(shè)計 19 FPGA配置電路 19 FPGA復(fù)位電路 20 FPGA時鐘電路 20 20 234 對擊錘力能分析 24 對擊錘打擊結(jié)構(gòu)力能分析 24 最大打擊力分析 25 打擊能量分析 26 加速度波形分析 26 285 邏輯數(shù)字電路設(shè)計 29 FPGA系統(tǒng)概述 29 29 Modelsim仿真介紹 30 30 FPGA芯片簡介 31 芯片選型及功能 31 FPGA中各模塊設(shè)計 32 觸發(fā)模塊設(shè)計 32 AD9226采集模塊設(shè)計 34 35 SRAM存儲模塊設(shè)計 36 39 415. 5本章總結(jié) 436 系統(tǒng)調(diào)試及結(jié)論 44 44 44 FPGA系統(tǒng)調(diào)試 44 硬件實物圖 45 FPGA硬件邏輯調(diào)試 45 46 507 總結(jié)與展望 51 51 51參考文獻 53攻讀碩士學(xué)位期間發(fā)表的論文 57致 謝 58學(xué)位論文知識產(chǎn)權(quán)聲明 59學(xué)位論文獨創(chuàng)性聲明 60iii1緒論1 緒 論隨著航天、航空的飛速發(fā)展，航空設(shè)備大型零部件的需求量的增加，我國鍛造行業(yè)的產(chǎn)量也隨之增加，鍛造設(shè)備的抗耐力承受著巨大的考驗，作為生產(chǎn)大型裝備的蒸汽對擊模鍛錘，承擔(dān)著大量的生產(chǎn)任務(wù)，由于對擊錘的結(jié)構(gòu)特點與液壓模鍛錘不同，需要很大的底座，但重量相對較輕，是由上下錘頭，模具，錘桿共同組成，按照行程比與上下錘頭質(zhì)量比可以分為上、下錘頭行程等同的對擊錘和單一錘頭小行程的對擊錘[1]。對擊錘鍛造過程中，打擊能量是鍛造成形時需要控制的關(guān)鍵參數(shù)，該參數(shù)的準(zhǔn)確性測量是鍛造過程中質(zhì)量控制和設(shè)備正常運行的必要條件。我國鍛錘的數(shù)控技術(shù)僅僅還停留在液壓模鍛錘階段[7]，大噸位對擊模鍛錘的打擊強度大，震動大，打擊速度難以檢測，因此，對于對擊模鍛錘的數(shù)控技術(shù)還處于起步階段。本章重點介紹了對擊錘力能采集設(shè)備的硬件電路系統(tǒng)設(shè)計原理和方案，包括參數(shù)采集，存儲，通信，人機握手通信以及系統(tǒng)總體規(guī)劃框圖等內(nèi)容，對本課題的系統(tǒng)方案進行分析及規(guī)劃。本章內(nèi)容主要是對本課題做一個系統(tǒng)的概述和總結(jié)，并對所研究內(nèi)容進行總體評價[13]，并且詳述課題的研究意義以及研究成果，分析課題可以繼續(xù)研究的方向，從而對課題內(nèi)容進行系統(tǒng)的展望，提出對630KJ對擊模鍛錘系統(tǒng)的進一步研究方向，論述本課題中所沒有涉及的內(nèi)容，系統(tǒng)需要繼續(xù)改進和優(yōu)化的方向，同時對課題中存在的缺陷和不足進行分析,同時結(jié)合對擊錘的發(fā)展前景作出展望[14]。FPGA（現(xiàn)場可編程門陣列），相比較CPLD的構(gòu)架，F(xiàn)PGA的門陣列結(jié)構(gòu)具有更高的復(fù)雜集成度，并且具備更復(fù)雜的布線結(jié)構(gòu)和邏輯實現(xiàn)，含有更多的I/O端口資源和觸發(fā)器資源，設(shè)計者可以通過編程將內(nèi)部邏輯單元組成各種復(fù)雜的數(shù)字電路，相比較搭建外圍電路，具有更高更快的靈活性。（3）SRAM在實際應(yīng)用中，高速微處理器與速度較低的DRAM之間通常應(yīng)用小存儲量的SRAM芯片作為緩存，這個存儲器的類型多種多樣，激勵流水式存儲芯片，還有英特爾公司沒有展示細節(jié)的CSRAM等等。 位移采集原理位移采集實際上利用編碼器進行計數(shù)[23]，首先需要了解光電編碼器的工作原理，光電編碼器的工作原理是將機械性圓周位移轉(zhuǎn)換為相應(yīng)的電脈沖，利用電脈沖的計數(shù)原理來實現(xiàn)計數(shù)功能。 630KJ對擊錘現(xiàn)場結(jié)構(gòu)圖上圖所示詳細地介紹了對擊錘現(xiàn)場環(huán)境和打擊力能采集設(shè)備的基本原理[26]，本課題所研究的對擊錘打擊力能采集存儲設(shè)備的主要組成部分、需求信息采集分析、外圍硬件的選型及系統(tǒng)內(nèi)部結(jié)構(gòu)框圖等內(nèi)容。硬件電路的控總控制器選用FPGA芯片EP1C12Q240C8，它是Altera公司生產(chǎn)的Cyclone系列[28]，引腳資源豐富，非常適用于本課題中，在QuartusII的編譯環(huán)境下，編譯AD數(shù)據(jù)采集邏輯，數(shù)據(jù)SRAM數(shù)據(jù)讀寫邏輯與USB控制FIFO緩沖邏輯[39]，在內(nèi)嵌邏輯分析儀SignalTap下進行邏輯驗證，最終在硬件電路板上實現(xiàn)全部功能[40]。串口通信功能：預(yù)留RS232串口通信，作為設(shè)備的前期調(diào)試接口、由于現(xiàn)場環(huán)境高溫，高壓，強震，不易靠近，預(yù)留RS485接口設(shè)備的下發(fā)和握手命令。在AD采集硬件電路設(shè)計完成后，需要對存儲電路進行分析與設(shè)計，首先FPGA內(nèi)部具有存儲器資源，但受到課題存儲程度的要求，需要外擴大容量高速異步存儲器才足以完成課題要求[31]，課