【正文】 SB接口將數(shù)據(jù)上傳到PC中，進行后期的數(shù)據(jù)分析，上下加速度傳感器放置在上錘頭上；因為上下錘頭之間的行程和為2400mm，打擊過程中由聯(lián)動桿控制，綜合現(xiàn)場工作條件，只需將位移傳感器放置于上錘頭的側(cè)面[25]。3硬件系統(tǒng)設(shè)計3硬件系統(tǒng)設(shè)計采用FPGA作為控制芯片，為了保證采集系統(tǒng)的準確度和數(shù)據(jù)量，我們將采用SRAM作為數(shù)據(jù)存儲器，通信方式采用USB通信來實現(xiàn)數(shù)據(jù)的傳輸，使得數(shù)據(jù)采集測量儀中數(shù)據(jù)的高速存儲得到了保障。 FPGA外圍硬件系統(tǒng)簡介為了掌握打擊性能和關(guān)鍵部位受力性能，設(shè)計了基于FPGA的多通道、高速數(shù)據(jù)采集測測量儀設(shè)計方案，系統(tǒng)設(shè)計了二組采樣通道，對關(guān)鍵打擊參數(shù)進行數(shù)據(jù)采集，加速度采集選取壓電式加速度傳感器實現(xiàn)對對擊錘量錘頭不同方向的參數(shù)采集，第三組利用編碼器作為位移傳感器獲取到在一定時間內(nèi)的位移的變化，霍爾傳感器作為數(shù)據(jù)采集的觸發(fā)信號[37]；經(jīng)過信號調(diào)理，采集模塊選用高速模數(shù)轉(zhuǎn)換器AD9226實現(xiàn)對加速度的采集，同時選取高速異步存儲器IS61LV51216作為數(shù)據(jù)的存儲模塊，最后利用USB芯片對數(shù)據(jù)進行上傳，傳輸控制芯片選用CY7C68013A，配置模式為從機模式，平均傳輸速率可以達到30Mb/s；兩路數(shù)據(jù)采集通道，三路數(shù)據(jù)存儲和一個外觸發(fā)信號并行實現(xiàn)同步數(shù)據(jù)采集[38]；參數(shù)采集頻率為1MHz，系統(tǒng)存儲容量為512Kbyte。各個模塊的主要作用如下：電源模塊功能：本系統(tǒng)需要不同電壓種類的電源，將來自電源板的12 伏電壓向5伏、。：，采用CY7C68013A是Cypress公司EZUSB FX2LP系列芯片中比較經(jīng)典的一款USB控制器完成與FPGA的通信[42]。芯片需要兩種電壓供給電源，I/，因此選用兩款穩(wěn)壓芯片得到對應的電壓。 AD9226外圍電路設(shè)計 ，為AD采集硬件電路設(shè)計，將12位數(shù)字信號直接與FPGA引腳相連，根據(jù)該芯片使用手冊同時結(jié)合課題需求，將AD9926的工作方式設(shè)置為單點輸入模式，模擬電壓輸入信號范圍在0V~,將VINA端接入模擬輸入信號，VINB端接VREF，參考電壓VREF配置為2V，可以使其存在+2V的偏置電壓，設(shè)計搭建完整的AD采集外圍電路。 繼電器控制接口設(shè)計為了保護設(shè)備，并且更加有效的啟動采集，設(shè)計了繼電器保護措施，防止誤采集，霍爾傳感器Pulse_in作為觸發(fā)信號，設(shè)計一個繼電器保護開關(guān)，當串口收到命令ASCII碼6，回復握手命令A,將繼電器吸合，同時Check_Relay由高電平變?yōu)榈碗娖剑藭r即可以等待霍爾傳感器的觸發(fā)信號，進行采集。 固件下載步驟固件下載成功后，內(nèi)部電路配置為FIFO模式，每幀為512B。采用SO8封裝，易于集成。 FPGA復位電路本系統(tǒng)選用IMP811T芯片作為系統(tǒng)復位電路，硬件電路復位實現(xiàn)對電源電壓監(jiān)控和手動復位操作，其系統(tǒng)復位電路可以是JTAG nRST和版級nRST。在設(shè)計印刷電路板前，需要對本系統(tǒng)做一個全部的了解，對于所選取的元器件以及各種航插的規(guī)格，尺寸，大小做一個全面的分析，合理安排器件的方向以及外圍接口的規(guī)劃，在各個元器件位置確定以后，考慮版圖電磁兼容性，電源濾波去耦，減少系統(tǒng)的干擾，完成以后，利用PCB制圖軟件手動布局，確認禁止布線層的面積，確認各個模塊的走線位置，盡量使飛線最短，本設(shè)計將電源布局在PCB的右上角，AD采集接口布局在版圖的右端，以FPGA為主控的外圍電路布局在電路板的中央，存儲系統(tǒng)在版圖左端，布局完畢之后，根據(jù)飛線做相應適當調(diào)整，使飛線較短且信號線盡量少交叉。對可能產(chǎn)出的影響作出提起的預判和處理，以下為在布板過程中需要注意的問題：? 時鐘電路的設(shè)計，對于FPGA系統(tǒng)而言，時序的重要性不言而喻，本硬件采用48MHZ原始晶振最為系統(tǒng)接入時鐘，應該避免其信號線與其他信號線以及電源之間的距離，由于系統(tǒng)本身屬于高頻電路，設(shè)計尺寸較小，通過這種方式可以減少相互之間的干擾。(4)PCB覆銅在PCB布線完成后需要對上層和底層進行敷銅，硬件系統(tǒng)的版圖為2層板，以GND為參考標準進行敷銅，以下是需要主要的的幾點問題： 本設(shè)計中用到了兩種地線，模擬地GND與數(shù)字地AGND，在制版軟件中，一般采用地線作為標準來進行獨立復銅，本設(shè)計采用數(shù)字地作為標準來覆銅，這樣可以減少多地帶來的短路現(xiàn)象。 PCB完整圖在PCB布線過程中，本系統(tǒng)采用的是12V電源供電，系統(tǒng)中存在12V、5V，、AGND、GND是5路信號線，由于引腳眾多，在硬件設(shè)計中，由于本設(shè)計所需資源相對豐富，信號引腳多，集成度高，布線密度大，因此，需要注意信號的返回路徑，本課題硬件布線將AD信號線與存儲系統(tǒng)總線排布在同一信號層內(nèi)，信號線與電源線盡量距離拉開。同時，高速制版中盡量用直線或者45角的折線布線，這樣可以減少高頻信號發(fā)生過程中相互之間的耦合。完成硬件原理圖設(shè)計后，對整體進行電氣ERC檢測，檢查完畢后，設(shè)計PCB版圖，對版圖尺寸進行規(guī)劃，長為200mm、寬為70mm，導入元件庫，進行布局布線，最終覆銅，并投板，并生產(chǎn)元件清單，為后期工作調(diào)試工作做準備。對擊錘上下錘頭動量相等，總打擊能量等于上下錘頭加模具的動能之和，上下錘頭能量之比,其比例公式為： （） 聯(lián)動桿控制上下錘頭進行相互對擊，上下行程相等。鍛件變形的能量為 （） （） 最大打擊力分析在打擊瞬間，上下錘頭打擊速度迅速變?yōu)榛貜椝俣?，其恢復系?shù)為 （）在上、下錘頭碰撞過程中，每次打擊時間極短，可以運用物理中動量守恒定律和沖量定理來分析打擊前后能量的變化，對擊錘打擊過程分為兩個階段。根據(jù)動量原理有： （）——打擊力——打擊時間則打擊力計算公式為： （）其中： （）打擊時間為上錘頭開始接觸鍛件時刻（打擊速度最大時刻）至打擊完成上下錘頭彈開時刻的時間段（彈跳速度最大時刻）。5邏輯數(shù)字電路設(shè)計5 邏輯數(shù)字電路設(shè)計 FPGA系統(tǒng)概述FPGA作為硬件系統(tǒng)的核心控制器件，它起到中間大腦的作用，F(xiàn)PGA的制造工藝是由可編程硅芯片制成，用戶可以在線進行編譯配置，自定義實現(xiàn)數(shù)字電路，使用可編程布線資源和大量的邏輯塊實現(xiàn)相應的硬件功能，開發(fā)人員在對應的編譯軟件中實現(xiàn)數(shù)字開發(fā)過程，并將其綜合編譯生成相應的配置文件，其中包含各邏輯單元連接的相關(guān)信息，此外，F(xiàn)PGA可以覆蓋進行重新燒寫，在開發(fā)人員綜合編譯不同的邏輯電路時，可以使系統(tǒng)呈現(xiàn)新的特性，在現(xiàn)代EDA發(fā)展的今天，高級設(shè)計工具改變了開發(fā)人員的構(gòu)成，在上個世紀，只有資深數(shù)字電路硬件開發(fā)工程師才能熟練掌握FPGA技術(shù)，隨著硬件語言的不斷普及，越來越多的開發(fā)者可以快速掌握FPGA的開發(fā)技術(shù)，屏蔽了C語言中順序執(zhí)行的缺陷，在每一個時鐘周期處理更多任務，具有較高的數(shù)運算能力。QuartusII也可直接調(diào)用modelsim等仿真工具來輔助完成設(shè)計的仿真和編譯，QuartusII可以與SOPCBuilder結(jié)合，實現(xiàn)SOPC嵌入式系統(tǒng)開發(fā)，同時還與MATLAB與 DSPBuilder三者結(jié)合的方式可以開基于FPGA的DSP系統(tǒng)開發(fā)，簡便快捷，QuartusII為開發(fā)人員提供了一個完整的多平臺開發(fā)環(huán)境，完整，操作簡便的圖形用戶界面，可以完整實現(xiàn)每個階段的設(shè)計過程，軟件集成環(huán)境包括嵌入式軟件開發(fā)，可編程邏輯器件設(shè)計，綜合，布線布局，仿真及其驗證過程。首先是對其進行功能仿真，也就是前仿真，在對每一個模塊進行功能仿真后，進行綜合仿真，檢查時候可以硬件實現(xiàn)，有時完整綜合后，但并不能實現(xiàn)其電路功能，因此，在時序仿真錢，首先需要驗證整個時序的正確性。硬件描述語言是是一種用語言形式化方式來描述數(shù)字電路和系統(tǒng)的語言，常用的硬件描述語言有以下三種VHDL，verilog和AHDL，相比較VHDL語言[42]本設(shè)計選用Verilog作為邏輯編程語言有如下幾個原因：首先，在實際工作中，verilog的編程風格與C語言類似，方便理解。 FPGA中各模塊設(shè)計基于FPGA對擊錘測量系統(tǒng)是否能夠正常運行，其時序的準確性顯得格外重要，本章重點設(shè)計其內(nèi)部邏輯硬件電路，以及相關(guān)模塊的設(shè)計，以及分析其時序正確性的，通過研究對擊錘的工作過程，相應設(shè)計對應的工作時序，主要涵蓋以下八個模塊：觸摸模塊，采集模塊，存儲模塊，峰值提取模塊，位移編碼器模塊，串口通信模塊，USB數(shù)據(jù)通信模塊，在模塊與模塊之間，應保持時鐘的同步。 觸發(fā)模塊設(shè)計系統(tǒng)設(shè)計一個觸發(fā)利用485電路進行系統(tǒng)啟動，上電，觸發(fā)過程，這一啟動過程非常重要，因為其影響著對擊錘設(shè)備采集參數(shù)物理量的準確性，輸入信號與輸出信號一次定義為：input [7:0] RS485_order；//串口下發(fā)命令，控制RLY_CTL的吸合input Check_Relay；//繼電器檢測腳input Pulse_IN；//觸發(fā)信號腳，F(xiàn)PGA_pin49output RLY_CTL；//繼電器控制信號腳，F(xiàn)PGA_pin50output reg Pulse_OUT；///霍爾傳感器觸發(fā)信號output reg [7:0] RS485_rec；///485握手信號output reg WR；output reg DIR_485；設(shè)計三路LED用來直觀觀察系統(tǒng)的進程，在上電階段，第一個LED為高電平，二三為0，繼電器上電后，一二LED為低電平，三為高電平等等，據(jù)此分辨出系統(tǒng)屬于第幾個階段。上下錘頭加速度經(jīng)過信號調(diào)理，AD1和AD2同時進行采集，由于AD9226僅僅需要采樣時鐘和電源就可以進行工作，沒有啟動和停止信號，因此在采集模塊中必須加以控制，這里輸入的時鐘clk是由后面的系統(tǒng)控制模塊提供的，這里直接接ioclk通入AD9226即可，再把轉(zhuǎn)換好的數(shù)據(jù)從indata輸入到控制器中，由控制器處理數(shù)據(jù)和對數(shù)據(jù)的進一步控制[15]。以下為串口接收模塊的引腳說明[49]。調(diào)試成功后，將USB控制模塊進行聯(lián)調(diào)。 SRAM寫時序仿真，可以觀察到在每一個片選低電平時刻，將三路數(shù)據(jù)分別存入對應地址中。 同地址分時寫仿真 SRAM讀時序仿真在三片SRAM寫滿后，上位機下發(fā)命令，串口收取命令，讀取相應數(shù)據(jù)到USB芯片緩存，例如串口下發(fā)命令uartdata =839。該模塊實際上是一個光電編碼器的計數(shù)設(shè)計過程，增量式光電編碼器實際上是一種相位檢測裝置，其脈沖有A和B兩相信號相位差相差90度，其信號為正交輸出脈沖，由Z向辨別正轉(zhuǎn)還是反轉(zhuǎn)，根據(jù)機械位移轉(zhuǎn)換為電脈沖進行信號輸入，如果A相超前B相，則為正轉(zhuǎn)，如果相反，則反轉(zhuǎn)，Z相信號可以表示零相位，可用于重置計數(shù)器和調(diào)零。assign cp_ab = cp_aamp。 else if((reg_a == in_b)amp。b1。（a） 位移反轉(zhuǎn)仿真可以觀察到波形圖in_b超前in_a相位90度，用in_z設(shè)置基準零點，可以看到out_angle計數(shù)輸出按照遞減的計數(shù)方式。 else if(in_z amp。 else if(in_z amp。 else begin if(out_dr == 1) count = count + 1。 else out_angle = count。 usbctrl頂層模塊如果寫使能FLAGA=1時，分配地址端的地址FIFOADR[1:0]=00，這時FIFO指針指向輸入端點，同時如果FLAGB=0，即FIFO寫滿標志位為假，將外部數(shù)據(jù)寫入FD當中，同時SLOE=0，SLWR=1。由于USB芯片的FIFO空滿激勵信號編寫復雜，為了縮短驗證進程， II進行實際波形抓取，可以簡單直觀觀察到測試的數(shù)據(jù)[55]。7總結(jié)和展望6 系統(tǒng)調(diào)試及結(jié)論在完成程序的調(diào)試后，需要與硬件進行聯(lián)合調(diào)試 ，首先需要對其PCB單板開始，由于本系統(tǒng)信號線較多，電源線交錯分布，需要測量各個電源以及地之間是否短路；其次，焊接電路板，在系統(tǒng)上電之前，測量時候出現(xiàn)信號線、電源線短路現(xiàn)象，直流電流電壓紋波系數(shù)不應大于2%；檢查FPGA芯片與下載接口是否焊接正確， 最后，編寫測試程序，檢驗各個元器件是否正常運行，晶振是否正常工作等等[57]。 FPGA系統(tǒng)調(diào)試系統(tǒng)采集電路部分在電路調(diào)試過程中工作正常，有時夾雜著一些干擾信號，是加速度傳感器本身產(chǎn)生，與系統(tǒng)無關(guān)，利用萬用表檢查AD9226的輸入模擬電源，參考電壓，與輸出數(shù)字信號是否匹配，通過示波器觀察時鐘信號是否與設(shè)計一致。，造成FPGA系統(tǒng)的短路問題，通常是由于去耦電容所致，由于FPGA外圍電路對電源的穩(wěn)定性要求很高，需要排布大量的去耦電容，因此，常常出現(xiàn)短路現(xiàn)象。將AD采集的輸出信號端與SRAM的讀寫信號端與串口收發(fā)接口，USB控制端口放入波形抓取列表中，進行波形檢查，觀察各信號是否符合系統(tǒng)設(shè)計要求[58]。（b） 上位機采集界面 示波器實測波形，（a）(b)所示：(a)加速度參數(shù)波形圖 對于工件1來說，可以觀察到在上圖中，現(xiàn)場測量中在0到240ms之間，存在大量的雜波，最大加速度出現(xiàn)的時間點在260ms到300ms之間，隨后加速度成不規(guī)則阻尼震蕩形式遞減。為對擊錘智能化控制提供有效的數(shù)據(jù)和相對完整的理論依據(jù)。本文以630KJ對擊錘系統(tǒng)為背景，對對擊鍛錘的力能測量進行了一定研究，其中主要介紹了對擊錘打擊過程中關(guān)鍵參數(shù)的提取到采集過程，再到后期對打擊力與打擊能量系統(tǒng)各個環(huán)節(jié)的組成和運行原理，為對擊錘的量化和力能控制和精確顯示提供了可靠的理論依據(jù)。整個系統(tǒng)進行人機握手與PC數(shù)據(jù)通信。（6）將外圍電路系統(tǒng)和內(nèi)部邏輯電路進