【正文】 時間的物理量關(guān)系，并總結(jié)出打擊力、打擊能量與加速度、打擊行程之間的潛在關(guān)系，為定量分析最大打擊力、最大打擊能量與理論值在一致性上是否相符。 QuartusII可編程邏輯開發(fā)軟件是Altera公司集成化專用開發(fā)工具，專門為其FPGA與CPLD芯片設(shè)計提供開發(fā)平臺，使用QuartusII可完成從設(shè)計輸入，綜合編譯，到仿真下載的完整開發(fā)過程，是該公司最新開發(fā)的集成型EDA設(shè)計軟件。建立功能仿真。由于本系統(tǒng)需要的IO資源較多，并且邏輯資源并不多因此選用EP1C12Q240C8N芯片作為主板的控制核心，其內(nèi)部還有2910到20060個邏輯單元，支持串行配置，IO端口電平支持LVTTL、LVCOMS等電平標(biāo)準(zhǔn)，最高IO口電平速度可以達到640Mbps。在確定選用的芯片與編程語言后，需要對整體編譯流程做一個系統(tǒng)的方案，對采集參數(shù)的物理量做一個具體的寄存器流向分析，并對各個模塊進行編譯，仿真。 FPGA內(nèi)部模塊與外圍電路接口框圖系統(tǒng)設(shè)計邏輯電路主要完成FPGA內(nèi)部對于本系統(tǒng)的設(shè)計方案的時序?qū)崿F(xiàn)[45]，通過霍爾傳感器釋放觸發(fā)信號，高電平變?yōu)榈碗娖?，啟動AD采集和位移編碼器計數(shù)，AD9226將12位數(shù)字信號，經(jīng)過處理存儲在SRAM中，位移的變化過程同時被記錄，由于SRAM總線復(fù)用，設(shè)計狀態(tài)機實現(xiàn)存儲器的讀寫功能，并結(jié)合USB芯片內(nèi)部FIFO進行邏輯控制，利用485電路下發(fā)指令，進行數(shù)據(jù)上傳，由此實現(xiàn)一個完整的參數(shù)高速采集、存儲，通信系統(tǒng)，并綜合仿真驗證完整電路時序的正確性[46]。 AD9226采集模塊設(shè)計 AD9226時序圖根據(jù)AD9226的芯片手冊，而AD9226只需要外部供電和時鐘支持就可以進行工作。在FPGA中，可以任意設(shè)置IO端口作為串口使用，本模塊功能是將并行輸入的 8位數(shù)據(jù)在數(shù)據(jù)已好信號有效時，通過串口串行發(fā)送。 串口TXD 串口TXD的作用，因為在前期，USB時序控制相對復(fù)雜，數(shù)據(jù)需要發(fā)送上位機進行調(diào)試，因此，設(shè)計一個串口TXD模塊，負責(zé)將sram中的數(shù)據(jù)進行上傳。 狀態(tài)機詳解圖采集得到的物理量分別是上下錘頭的加速度和位移的變化量，本狀態(tài)機在觸發(fā)后進行存儲，其狀態(tài)機流程為S0~S3數(shù)據(jù)寫入過程，按照一、三片SRAM按地址加一循環(huán)寫入直至SRAM3寫到滿地址等待串口下發(fā)命令讀取數(shù)據(jù)到上位機，讀取的過程是進行整片讀取的，由于SRAM寫入時間為8ns~12ns因此這個時間可以忽略不計，讀取的數(shù)據(jù)為觸發(fā)后這短時間內(nèi)加速度和位移的變化量。利用這種時序，有效解決了數(shù)據(jù)線與地址線復(fù)用所帶來的困擾。結(jié)合仿真結(jié)果，驗證了該邏輯可以完成相應(yīng)的數(shù)據(jù)存儲功能。 ///// 四倍頻assign cp_b = (~reg_b)^in_b。bz。 else begin if(reg_a == in_b) out_dr = 139。 end本模塊仿真選用自帶仿真軟件vector waveform file進行功能仿真，（a）所示為反轉(zhuǎn)仿真圖。b0。b0。d1999。b0。初始化狀態(tài)進行讀寫檢測。為了保證狀態(tài)機的穩(wěn)定，對系統(tǒng)進行兩拍的鎖存。由于對擊錘打擊過程時間短促，時序的分析非常重要，如果沒有一個精確的時序控制，就難以捕捉到最大幅度的參數(shù)，因此，本章在加仿真激勵時，嚴格按照真實打擊階段的參數(shù)進行模擬，在完成硬件邏輯的綜合編譯后，下一步著手對硬件外圍電路進行調(diào)試，再結(jié)合邏輯代碼，聯(lián)合調(diào)試，使整個系統(tǒng)達到最佳狀態(tài)[56]。電路板上電后，檢查各個電源電壓是否正常，然后編寫各個模塊的測試程序，驗證各個器件工作是否正常，本設(shè)計調(diào)試中，編寫流水燈程序時，下載程序后，無法實現(xiàn)流水燈，檢查發(fā)現(xiàn)是貼片晶振外殼與電源斷路，使晶振無法起振，加入電壓信號，采集存儲測試信號輸出端時候符合對擊錘參數(shù)的設(shè)計指標(biāo)，由于加速度信號時交流信號，需要對AD采集模塊進行外圍電路調(diào)整，調(diào)整參考電壓，測量加速度傳感器在AD采集后的變化量是否正常，分析信號的幅度、頻率參數(shù)是否達標(biāo)，由于FPGA并行執(zhí)行的特點，無法進行斷電調(diào)試，因此，本課題采用分級，組合的調(diào)試方式，編寫測試代碼，完成系統(tǒng)各個部分的硬件調(diào)試，在反復(fù)多次調(diào)試后，確認系統(tǒng)工作正常，準(zhǔn)備對完整系統(tǒng)進行下一步調(diào)試分析。因此焊接時需要十分仔細。 硬件實物圖 FPGA硬件邏輯調(diào)試對擊錘打擊力能測量儀的FPGA邏輯編寫以及對整體時序性進行驗證，利用SigbalTap II嵌入式邏輯分析儀對各個信號進行抓取驗證。在采集到大量數(shù)據(jù)之后，將其保存，等待后續(xù)數(shù)據(jù)處理階段。本章中介紹了參數(shù)采集設(shè)備的調(diào)試和現(xiàn)場采集過程，并根據(jù)物理學(xué)推算的力能數(shù)學(xué)模型與采集參數(shù)之間的關(guān)系，計算出實測的最大打擊力，打擊能量與公稱標(biāo)準(zhǔn)之間的誤差，確認此方案的可行性，并加以實施。對擊錘鍛造工業(yè)作為現(xiàn)代重工業(yè)制造領(lǐng)域的核心技術(shù)，世界各國就如如何提高對擊錘力能控制的自動化、定量化和智能化，是當(dāng)前鍛造技術(shù)研究的熱點問題。（3）設(shè)計了基于FPGA的對擊錘力能采集存儲硬件外圍電路，設(shè)計AD采集電路采集上下錘頭的加速度參數(shù)：利用增量式編碼器搭建位移采集電路，設(shè)計以SRAM為核心的高速數(shù)據(jù)存儲外圍電路，完成打擊瞬間的數(shù)據(jù)存儲。（5），以verilog為邏輯編程語言進行開發(fā)，設(shè)計建立了AD采集模塊、SRAM數(shù)據(jù)存存儲模塊、串口控制模塊、打擊力能數(shù)字處理模塊、位移編碼器模塊、并對各部分邏輯進行仿真驗證，編寫testbench進行功能仿真，并將各模塊級聯(lián)進行完整功能仿真驗證。以及FPGA外圍核心電路，包括復(fù)位、配置、時鐘模塊，使整個系統(tǒng)能夠正常運行。本文做的工作主要包括：（1）重點介紹了630KJ對擊錘工作的基本原理，同時重點介紹了鍛錘在我國以及各個國家的發(fā)展歷史和應(yīng)用背景。通過對不同的工件設(shè)定特點的打擊力度，不僅提高鍛件的加工質(zhì)量，并且提高了對擊錘的打擊效率。(b)加速度參數(shù)波形圖 對于工件2，最大加速度出現(xiàn)在300ms到320ms之間，由于工件的不同，最大加速度出現(xiàn)的時間點也不同，因此打擊前加速時間t1也不同，各模具質(zhì)量也不相同，因此對應(yīng)最大打擊能量隨之不同。 邏輯分析儀信號檢測圖將完成系統(tǒng)邏輯設(shè)計編譯后，配置STP文件，在軟件中顯示被測信號的波形，將其余上一章時序仿真與實際波形作對比，比較是否符合對擊錘打擊過程的技術(shù)要求，在對各信號進行檢測后，將下載配置設(shè)置為AS模式，將程序固化到片外配置芯片EPCS4中，[59]。，在JTAG接口與AS下載配置接口，經(jīng)常會出現(xiàn)程序無法下載失敗的問題，原因是其信號線需要拉高或拉低電阻，或者電壓為達到電路配置要求。由于本系統(tǒng)器件繁多，應(yīng)減少FPGA周邊器件的調(diào)試次數(shù)，JTAG下載接口反復(fù)拔插，或者熱插拔，旺旺會導(dǎo)致系統(tǒng)短路或者器件損壞，因此需要對FPGA系統(tǒng)進行精簡的調(diào)試步驟，在本設(shè)計中出現(xiàn)的幾個常見問題如下：，由于FPGA芯片，USB芯片，232芯片，SRAM芯片都需要進行供電，因此，需要更換負載能力更強的電源芯片，在外圍硬件設(shè)計中，已經(jīng)將采集部分電源與存儲電源分開，目的就是防止電源負載能力不夠。在電路板上電之前，需要驗證系統(tǒng)整體每個電路的正常運行，電路靜態(tài)調(diào)試，測量各級直流電壓和電流是否正常工作正常，在本設(shè)計中的FPGA電路發(fā)現(xiàn)了短路和斷路現(xiàn)象，同樣難以檢查出虛假短路現(xiàn)象是電感和0歐電阻的測量，AD采集電路檢查時鐘信號線是否通路，可直接通過萬用表測量。 usbctr測試數(shù)據(jù)圖可以觀察到數(shù)據(jù)有效的從SRAM寫入USB芯片的FIFO，再從USB總線上傳到上位機軟件。同時給SRAM一個讀使能信號wrreq=1；如果讀使能信號FLAGC=0時，分配地址端地址FIFOADR[1:0]=。 狀態(tài)機設(shè)計在數(shù)字電路設(shè)計的重要手段，F(xiàn)PGA邏輯設(shè)計經(jīng)常使用硬件描述語言進行狀態(tài)機設(shè)計，和以往的USB傳輸引擎不同的是，F(xiàn)PGA直接控制FX2內(nèi)部FIFO以及傳輸，控制部分完全和傳輸脫離， CY7C68013A中的FIFO控制SRAM與USB總線之間的緩存，當(dāng)FLAGA為空時，也就是說，內(nèi)部傳輸指令FIFO已經(jīng)滿（full）標(biāo)志，通過USB總線掛載，將數(shù)據(jù)讀出，當(dāng)FLAGB為高電平時，表示已經(jīng)將FIFO讀空（empty），同時full置低，進行寫操作，這樣循環(huán)讀寫，直至SRAM中地滿地址7ffff，將數(shù)據(jù)讀空，其很大程度上提高了總線的傳輸速度[54]。 if(out_dr == 0) count = count 1。amp。amp。（b） 編碼器正轉(zhuǎn)仿真可以觀察到波形圖in_b滯后in_a相位90度，用in_z設(shè)置基準(zhǔn)零點，可以看到out_angle計數(shù)輸出按照遞增的計數(shù)方式。 if(reg_b == in_a) out_dr = 139。amp。cp_b 。設(shè)計選用歐姆龍編碼器E6B2CWZ6C,分辨率為500（脈沖/旋轉(zhuǎn)），最高相應(yīng)頻率為100KHz，電源電壓為5V供電，將編碼器與機械滑輪相連形成一個位移傳感器，即編碼器一圈計數(shù)2000個脈沖，如圖5所示，錘頭將移動2R的距離，因為上下錘頭行程相等，均為400mm，SRAM的數(shù)據(jù)位是16位寬（可計數(shù)65535），足夠存下14558個脈沖。h31，即ASCII碼為1，讀取第一片SRAM中數(shù)據(jù)，片選ce_n1置低，we_n寫信號置高，直至地址位最高位，同理，讀取其他兩路數(shù)據(jù)，對應(yīng)ASCII碼為3。三路使能信號在觸發(fā)后，按照狀態(tài)機循環(huán)使能，執(zhí)行狀態(tài)機，使數(shù)據(jù)分時寫入SRAM中，低電平持續(xù)一個端的低電平，目的是為了增加數(shù)據(jù)的可靠性。 SRAM存儲模塊設(shè)計打擊力能關(guān)系分析的基礎(chǔ)是數(shù)據(jù)存儲[50]，因此SRAM數(shù)據(jù)總線和地址總線將其復(fù)用，因此不能同時寫入SRAM，因此需要做一個觸發(fā)時序設(shè)計，在不同時間使能，將其寫入SRAM，、存儲器IS61LV51216它的存儲容量512Kbyte雙字數(shù)據(jù)[51]，鑒于FPGA片內(nèi)邏輯可以并行執(zhí)行的特點，多路AD信號并行數(shù)據(jù)采集，可將各組數(shù)據(jù)分別寫入對應(yīng)的SRAM，將其寫滿，由于在硬件設(shè)計的過程中，存儲系統(tǒng)的地址與數(shù)據(jù)線是復(fù)用的，不能同時寫入或者讀出[52]，因此需要設(shè)計一個狀態(tài)機，來處理數(shù)據(jù)的存儲過程，三片SRAM通過片選將其分開， 用原始晶振在在不同時刻產(chǎn)生三路使能高電平，形成時序差，在每一路高電平使能寫入采集的參數(shù)物理量，兩路led用來檢測寫滿或讀空，使整個系統(tǒng)更加直觀。端口說明：輸出：1. tx 串口數(shù)據(jù)發(fā)送輸入：1. stb 輸入數(shù)據(jù)已好信號2. dat 待發(fā)送數(shù)據(jù)3. clk 時鐘4. rst 復(fù)位信號，低電平有效參數(shù)說明:BAUDRATE 波特率時鐘分頻系數(shù)，波特率=clk/BAUDRATE；BAUDRATE_WIDTH BAUDRATE數(shù)據(jù)寬度；本系統(tǒng)選用波特率為115200，因此分頻系數(shù)為26，數(shù)據(jù)寬度為16位。并對AD模塊的功能進行了仿真[47]。 觸發(fā)模塊頂層模塊圖其工作流程仿真過程如圖所示： 觸發(fā)模塊頂層模塊圖，霍爾傳感器觸發(fā)信號Pulse_IN與繼電器Check_Relay檢測信號保持高電平1，繼電器控制信號RLY_CTL=1與觸發(fā)信號Pulse_OUT=0；， 握手信號RS485_rec回復(fù) ASCII碼A作為回復(fù)命令，此時繼電器控制信號RLY_CTL=0與觸發(fā)信號依然為Pulse_OUT=0； 觸發(fā)模塊頂層模塊圖，Pulse_IN=1與繼電器Check_Relay=0，觸發(fā)信號Pulse_OUT由低電平變?yōu)楦唠娖接|發(fā)后啟動采集。并對其對各模塊進行功能仿真驗證。省去了熟悉語法這個學(xué)習(xí)的過程；其次，在modelsim系統(tǒng)仿真上擁有大量系統(tǒng)函數(shù)可供仿真調(diào)用[43]，大大節(jié)省了編寫代碼的時間；第三，在模塊結(jié)構(gòu)方面，verilog語言的靈活性更大，不同與VHDL相對語法較為嚴格；第四，在結(jié)構(gòu)模型方面。本課題需要驗證仿真模塊包含有：1. AD9226采集模塊的時序仿真[40]；2. SARM存儲模塊時序仿真；3. USB通信模塊的時序仿真；4. 串口模塊的時序仿真；5. 編碼器模塊的時序仿真；6. 頂層模塊完整輸入輸出時序驗證。在開發(fā)之前，首先需要了解開發(fā)環(huán)境的六大設(shè)計流程，首先建立文件夾創(chuàng)建工程，其次設(shè)計輸入，編寫代碼，單線程編譯，綜合編譯，第三，仿真驗證，第四，下載調(diào)試， QuartusⅡ一般設(shè)計流程 Modelsim仿真介紹對擊錘打擊過程極短，如何在短時間內(nèi)采集到準(zhǔn)確的數(shù)據(jù)，對時序的分析是第一步，由于quartusII軟件中自帶仿真器編譯復(fù)雜，設(shè)置相對繁瑣，modelsim是目前最好的一款硬件描述語言仿真軟件，可以在quartusII中直接生成仿真激勵模板，調(diào)用modelsim進行仿真，它采用TCL/TK技術(shù)和單一內(nèi)核仿真技術(shù)，能夠直接優(yōu)化和編譯，仿真速度快，編譯的代碼與平臺無關(guān)，仿真界面直觀易懂，易于上手，是FPGA設(shè)計仿真階段的第一選擇。在本設(shè)計中，F(xiàn)PGA控制著參數(shù)采集電路和SRAM數(shù)據(jù)存儲模塊，數(shù)據(jù)通信模塊，控制著總數(shù)據(jù)流方向，作用于硬件控制系統(tǒng)的每一個環(huán)節(jié)。 打擊能量分析對擊錘在打擊瞬間聚積打擊總能量為 （）打擊瞬間后上錘頭回彈速度表示為： （）下錘頭回彈速度為： （）兩錘頭對擊后的剩余能量： （）鍛件吸收的能量： （） 加速度波形分析。第一階段為對擊階段，上錘頭與下錘頭同時作用于工件，使工件產(chǎn)生彈性和塑性變形[34]，直至變形終止，而后上下錘頭以同一速度向錘頭動量小的方向運動。對擊錘在打擊瞬間具有的能量為 （） 其中打擊瞬間打擊能量； 、上、下錘頭質(zhì)量； 、上、下錘頭打擊瞬間速度。4對擊錘打擊