【正文】 力能分析4 對(duì)擊錘力能分析在對(duì)擊模鍛錘工作過程中，在現(xiàn)場(chǎng)實(shí)際工作下的工作介質(zhì)為壓縮空氣。 本章詳細(xì)介紹了以FPGA系統(tǒng)為核心的外圍硬件電路設(shè)計(jì)，包含有AD采集電路中的時(shí)鐘，分辨率等等，三路高速存儲(chǔ)系統(tǒng)外圍硬件設(shè)計(jì)，串口通信與USB通信芯片外圍電路。 在布局FPGA中，由于系統(tǒng)對(duì)信號(hào)的穩(wěn)定性及精度要求高，因此，為了得到穩(wěn)定的直流電源，在FPGA芯片周圍需要用大量電容進(jìn)行去耦，并且將兩種配置接口排布在其周圍，如果距離過遠(yuǎn)，阻抗增大，有可能導(dǎo)致驅(qū)動(dòng)力不夠，使程序無法載入。，利用0歐電阻或者電感將其連接。? 電源的設(shè)計(jì)，在本系統(tǒng)中，采用12V直流電源進(jìn)行供電，同時(shí)AD，F(xiàn)PGA，SRAM，USB芯片需要不同的電壓，合理選擇穩(wěn)壓芯片，合理布局布線是系統(tǒng)正常工作的先決條件。布局布線經(jīng)常是在一起進(jìn)行的，在布線的同時(shí)進(jìn)行調(diào)整布局，使硬件系統(tǒng)達(dá)到最佳，是硬件PCB布局更加合理，其需要注意如下：（1）PCB雙層板設(shè)計(jì)由于該P(yáng)CB板為雙層板設(shè)計(jì)，將元器件布局在抄板的上層或下層，將控制器布局在PCB板的中央位置，為了使系統(tǒng)更加緊湊，同時(shí)考慮到電源去耦因素，將電容或電阻合理的布局在底層。 IMP811T系統(tǒng)復(fù)位電路圖 FPGA時(shí)鐘電路FPGA最小系統(tǒng)電路的時(shí)鐘采用48Mhz，為整個(gè)硬件電路提供驅(qū)動(dòng)時(shí)鐘，一個(gè)可靠的時(shí)鐘是非常重要的，在晶振的第3引腳上拉一個(gè)33歐的電阻，其目的是為了避免反射波疊加引發(fā)的干擾現(xiàn)象，由于電阻與輸入電容的共同作用，晶振產(chǎn)生的方波轉(zhuǎn)換為近似正弦波，形成RC積分平滑電路，如果缺少這個(gè)電阻，晶振將可能引起諧波干擾，加上電阻，即使信號(hào)的完整性受到一定的干擾，但是晶振信號(hào)時(shí)需要后期放大整形才作為時(shí)鐘信號(hào)，所以，其影響不大，其電阻的阻值取決于輸入等效電容，有源晶振的輸出阻抗和輸入阻抗等因素，有源晶振將供采集模塊的分頻時(shí)鐘和USB芯片的外部時(shí)鐘。 EPCS4原理圖EPCS4的存儲(chǔ)量在4兆比特，足夠編譯本設(shè)計(jì)所需要的容量，在系統(tǒng)上電后，自動(dòng)配置運(yùn)行，如果需要重新燒寫，即可以將原始數(shù)據(jù)進(jìn)行固化，在FPGA芯片中，集成了用于編程邏輯模塊、接點(diǎn)和待初始化的RAM等。 固件下載界面 FPGA外圍電路設(shè)計(jì)采集測(cè)量硬件電路時(shí)以Cyclone 系列FPGA芯片EP1C12Q240C8為核心，采用主動(dòng)和被動(dòng)兩種配置模式，設(shè)計(jì)FPGA的最小系統(tǒng)，使整個(gè)硬件系統(tǒng)可以正常工作，以下是FPGA外圍電路必有的幾大電路。 USB通信接口設(shè)計(jì) USB接口的外圍電路，控制芯片選取CY7C68013A，并將工作模式配置為Slave FIFO從機(jī)方式進(jìn)行上位機(jī)數(shù)據(jù)交互，其中利用FPGA去控制該芯片，其作用實(shí)際上是對(duì)其內(nèi)部的多重緩沖FIFO進(jìn)行數(shù)據(jù)流控制，在對(duì)擊錘力能參數(shù)采集系統(tǒng)中，主控芯片控制處于從機(jī)模式下的USB芯片。在AD采集硬件電路設(shè)計(jì)完成后，需要對(duì)存儲(chǔ)電路進(jìn)行分析與設(shè)計(jì)，首先FPGA內(nèi)部具有存儲(chǔ)器資源，但受到課題存儲(chǔ)程度的要求，需要外擴(kuò)大容量高速異步存儲(chǔ)器才足以完成課題要求[31]，課題選用IS61LV51216高速異步存儲(chǔ)器SRAM作為對(duì)擊錘力能參數(shù)采集的存儲(chǔ)芯片，其存儲(chǔ)容量為512Kbyte，16位數(shù)據(jù)總線，18位地址總線，由于AD采樣時(shí)間為1us，鑒于FPGA片內(nèi)邏輯電路并行執(zhí)行的特點(diǎn)，兩路AD并行進(jìn)行數(shù)據(jù)采集，將上下錘頭的運(yùn)動(dòng)物理量加速度分別存儲(chǔ)到相應(yīng)的SRAM中，同時(shí)將數(shù)據(jù)寫滿，由于FPGA引腳資源有限，將三片SRAM芯片的數(shù)據(jù)總線與地址總線進(jìn)行服用，通過片選信號(hào)將其分開，通過這種硬件處理，大大節(jié)省了硬件資源，同時(shí)減少了PCB布線的難度，同時(shí)提高了系統(tǒng)的穩(wěn)定性，實(shí)現(xiàn)多片級(jí)聯(lián)，從而實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)功能，達(dá)到高速存儲(chǔ)，同步的技術(shù)指標(biāo)。由于FPGA作為系統(tǒng)的核心，供電電源芯片的選擇非常重要。串口通信功能：預(yù)留RS232串口通信，作為設(shè)備的前期調(diào)試接口、由于現(xiàn)場(chǎng)環(huán)境高溫，高壓，強(qiáng)震，不易靠近，預(yù)留RS485接口設(shè)備的下發(fā)和握手命令。數(shù)據(jù)采集模塊功能：采集電路采集加速度傳感器轉(zhuǎn)換的電壓信號(hào)。硬件電路的控總控制器選用FPGA芯片EP1C12Q240C8，它是Altera公司生產(chǎn)的Cyclone系列[28]，引腳資源豐富，非常適用于本課題中，在QuartusII的編譯環(huán)境下，編譯AD數(shù)據(jù)采集邏輯，數(shù)據(jù)SRAM數(shù)據(jù)讀寫邏輯與USB控制FIFO緩沖邏輯[39]，在內(nèi)嵌邏輯分析儀SignalTap下進(jìn)行邏輯驗(yàn)證，最終在硬件電路板上實(shí)現(xiàn)全部功能[40]。加速度和位移作為打擊能量的關(guān)鍵參數(shù)，因此分別選用壓電式加速度傳感器和位移傳感器進(jìn)行信號(hào)調(diào)理轉(zhuǎn)化為AD的模擬輸入量，A/D轉(zhuǎn)換完成的數(shù)據(jù)由FPGA芯片進(jìn)行控制存儲(chǔ)到片外存儲(chǔ)器SRAM中，并對(duì)多路數(shù)據(jù)進(jìn)行排序?qū)懭險(xiǎn)SB芯片F(xiàn)IFO緩存， FIFO處于滿狀態(tài)后，接收到封幀信號(hào)，數(shù)據(jù)自動(dòng)掛載到USB總線上，USB傳輸控制接口芯片選取Cypress公司的CY7C68013A。 630KJ對(duì)擊錘現(xiàn)場(chǎng)結(jié)構(gòu)圖上圖所示詳細(xì)地介紹了對(duì)擊錘現(xiàn)場(chǎng)環(huán)境和打擊力能采集設(shè)備的基本原理[26]，本課題所研究的對(duì)擊錘打擊力能采集存儲(chǔ)設(shè)備的主要組成部分、需求信息采集分析、外圍硬件的選型及系統(tǒng)內(nèi)部結(jié)構(gòu)框圖等內(nèi)容。結(jié)合對(duì)擊錘的結(jié)構(gòu)特點(diǎn)，本設(shè)計(jì)選用歐姆龍編碼器E6B2CWZ6C,分辨率為500（脈沖/旋轉(zhuǎn)），最高相應(yīng)頻率為100KHz，電源電壓為5V供電。 位移采集原理位移采集實(shí)際上利用編碼器進(jìn)行計(jì)數(shù)[23]，首先需要了解光電編碼器的工作原理，光電編碼器的工作原理是將機(jī)械性圓周位移轉(zhuǎn)換為相應(yīng)的電脈沖，利用電脈沖的計(jì)數(shù)原理來實(shí)現(xiàn)計(jì)數(shù)功能。 CY7C68013A內(nèi)部結(jié)構(gòu)框圖CY7C68013A內(nèi)部結(jié)構(gòu)特點(diǎn)有以下幾個(gè)：，由串行接口引擎完成USB協(xié)議的封裝與接包功能，該結(jié)構(gòu)可以完全省去分析其數(shù)據(jù)鏈路層的的步驟，簡單而實(shí)用[22]。SRAM在實(shí)際應(yīng)用中，高速微處理器與速度較低的DRAM之間通常應(yīng)用小存儲(chǔ)量的SRAM芯片作為緩存，這個(gè)存儲(chǔ)器的類型多種多樣，激勵(lì)流水式存儲(chǔ)芯片，還有英特爾公司沒有展示細(xì)節(jié)的CSRAM等等。邏輯單元LE作為FPGA片內(nèi)最小的邏輯單元，可以有效實(shí)現(xiàn)多種多樣的邏輯功能，在每一個(gè)可編程邏輯單元中包括有一個(gè)可編程觸發(fā)器和一個(gè)進(jìn)位鏈路以及一個(gè)級(jí)聯(lián)鏈路，最核心的是一個(gè)4輸入的查找表LUT。（3）IR由許多金屬連接線構(gòu)成，可以經(jīng)過自動(dòng)走線實(shí)現(xiàn)多種數(shù)字電路，在這些金屬線段中有可編程開關(guān)，可以將IOB和CLB通過IR相互連接起來，按照線內(nèi)長度可以分為三種：第一種，長線；第二種，雙長度線，第三種，單長度線（2）輸入/輸出模塊(IOB)FPGA（現(xiàn)場(chǎng)可編程門陣列），相比較CPLD的構(gòu)架，F(xiàn)PGA的門陣列結(jié)構(gòu)具有更高的復(fù)雜集成度，并且具備更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)，含有更多的I/O端口資源和觸發(fā)器資源，設(shè)計(jì)者可以通過編程將內(nèi)部邏輯單元組成各種復(fù)雜的數(shù)字電路，相比較搭建外圍電路，具有更高更快的靈活性。離散信號(hào)經(jīng)過量化成為2進(jìn)制數(shù)字信號(hào)的過程，在經(jīng)過以上變換后，信號(hào)就變成了幅值上量化、時(shí)間上離散的數(shù)字信號(hào)。本章內(nèi)容主要是對(duì)本課題做一個(gè)系統(tǒng)的概述和總結(jié)，并對(duì)所研究內(nèi)容進(jìn)行總體評(píng)價(jià)[13]，并且詳述課題的研究意義以及研究成果，分析課題可以繼續(xù)研究的方向，從而對(duì)課題內(nèi)容進(jìn)行系統(tǒng)的展望，提出對(duì)630KJ對(duì)擊模鍛錘系統(tǒng)的進(jìn)一步研究方向，論述本課題中所沒有涉及的內(nèi)容，系統(tǒng)需要繼續(xù)改進(jìn)和優(yōu)化的方向，同時(shí)對(duì)課題中存在的缺陷和不足進(jìn)行分析,同時(shí)結(jié)合對(duì)擊錘的發(fā)展前景作出展望[14]。本章節(jié)重點(diǎn)介紹了FPGA內(nèi)部各個(gè)功能模塊的設(shè)計(jì)與實(shí)現(xiàn)，利用Verilog語言進(jìn)行邏輯時(shí)序設(shè)計(jì)，對(duì)系統(tǒng)進(jìn)行層次化設(shè)計(jì)，采用自頂向下的設(shè)計(jì)流程，建立多個(gè)數(shù)字電路模塊之間的連接，組成一個(gè)完整的電路系統(tǒng)，并編寫激勵(lì)信號(hào)文件，對(duì)設(shè)計(jì)好的模塊以及系統(tǒng)進(jìn)行調(diào)試驗(yàn)證。本章重點(diǎn)介紹了對(duì)擊錘力能采集設(shè)備的硬件電路系統(tǒng)設(shè)計(jì)原理和方案，包括參數(shù)采集，存儲(chǔ)，通信，人機(jī)握手通信以及系統(tǒng)總體規(guī)劃框圖等內(nèi)容，對(duì)本課題的系統(tǒng)方案進(jìn)行分析及規(guī)劃。可以實(shí)現(xiàn)大噸位全液壓驅(qū)動(dòng)，不等速對(duì)擊結(jié)構(gòu)原理，并通過程序控制實(shí)現(xiàn)自動(dòng)化。我國鍛錘的數(shù)控技術(shù)僅僅還停留在液壓模鍛錘階段[7]，大噸位對(duì)擊模鍛錘的打擊強(qiáng)度大，震動(dòng)大，打擊速度難以檢測(cè)，因此，對(duì)于對(duì)擊模鍛錘的數(shù)控技術(shù)還處于起步階段。因此決定自行串裝該設(shè)備，并對(duì)其加速度進(jìn)行參數(shù)采集，并建立加速度和打擊能量之間的數(shù)學(xué)模型，并分析二者之間的關(guān)系。對(duì)擊錘鍛造過程中，打擊能量是鍛造成形時(shí)需要控制的關(guān)鍵參數(shù)，該參數(shù)的準(zhǔn)確性測(cè)量是鍛造過程中質(zhì)量控制和設(shè)備正常運(yùn)行的必要條件。 630KJ對(duì)擊錘實(shí)物圖鍛錘是最常見、歷史最悠久的鍛壓機(jī)械，鍛錘靠高壓氣體突然釋放的能量驅(qū)動(dòng)上，下錘頭高速運(yùn)動(dòng)，懸空對(duì)擊，是金屬塑性成形的鍛造方法。i對(duì)擊錘打擊能量測(cè)量與分析系統(tǒng)研究畢業(yè)論文目 錄1 緒 論 1 2 2 2 3 32設(shè)計(jì)原理及方案 5 5 5 5 FPGA技術(shù)的應(yīng)用概述 5 6 6 6 7 位移采集原理 8 9 本章小結(jié) 103硬件系統(tǒng)設(shè)計(jì) 11 FPGA外圍硬件系統(tǒng)簡介 11 13 13 14 RS232與RS485通信接口設(shè)計(jì) 15 繼電器控制接口設(shè)計(jì) 16 USB通信接口設(shè)計(jì) 16 USB接口的外圍電路 16 USB接口的固件燒寫 17 FPGA外圍電路設(shè)計(jì) 19 FPGA配置電路 19 FPGA復(fù)位電路 20 FPGA時(shí)鐘電路 20 20 234 對(duì)擊錘力能分析 24 對(duì)擊錘打擊結(jié)構(gòu)力能分析 24 最大打擊力分析 25 打擊能量分析 26 加速度波形分析 26 285 邏輯數(shù)字電路設(shè)計(jì) 29 FPGA系統(tǒng)概述 29 29 Modelsim仿真介紹 30 30 FPGA芯片簡介 31 芯片選型及功能 31 FPGA中各模塊設(shè)計(jì) 32 觸發(fā)模塊設(shè)計(jì) 32 AD9226采集模塊設(shè)計(jì) 34 35 SRAM存儲(chǔ)模塊設(shè)計(jì) 36 39 415. 5本章總結(jié) 436 系統(tǒng)調(diào)試及結(jié)論 44 44 44 FPGA系統(tǒng)調(diào)試 44 硬件實(shí)物圖 45 FPGA硬件邏輯調(diào)試 45 46 507 總結(jié)與展望 51 51 51參考文獻(xiàn) 53攻讀碩士學(xué)位期間發(fā)表的論文 57致 謝 58學(xué)位論文知識(shí)產(chǎn)權(quán)聲明 59學(xué)位論文獨(dú)創(chuàng)性聲明 60iii1緒論1 緒 論隨著航天、航空的飛速發(fā)展，航空設(shè)備大型零部件的需求量的增加，我國鍛造行業(yè)的產(chǎn)量也隨之增加，鍛造設(shè)備的抗耐力承受著巨大的考驗(yàn)，作為生產(chǎn)大型裝備的蒸汽對(duì)擊模鍛錘，承擔(dān)著大量的生產(chǎn)任務(wù)，由于對(duì)擊錘的結(jié)構(gòu)特點(diǎn)與液壓模鍛錘不同，需要很大的底座，但重量相對(duì)較輕，是由上下錘頭，模具，錘桿共同組成，按照行程比與上下錘頭質(zhì)量比可以分為上、下錘頭行程等同的對(duì)擊錘和單一錘頭小行程的對(duì)擊錘[1]。隨之而來，鍛造設(shè)備的生產(chǎn)壓力也進(jìn)一步加大，因此，如何開發(fā)出智能性可控性大噸位鍛壓設(shè)備，對(duì)于提高鍛錘的工作性能，自動(dòng)化水平、產(chǎn)品質(zhì)量有著十分重要的意義。對(duì)于不同的鍛件，需要不同的打擊能量，僅僅依靠鍛工的經(jīng)驗(yàn)來判斷打擊力的大?。ㄌ徨N高度和打擊聲音），打擊力過大或過小都會(huì)影響鍛件的加工質(zhì)量，而且會(huì)減少設(shè)備的使用壽命，這樣非常不利于設(shè)備的長期運(yùn)行[1]。因此，該課題以630KJ對(duì)擊模鍛錘為研究背景，設(shè)計(jì)了一套先進(jìn)的打擊能量參數(shù)的自動(dòng)采集與處理系統(tǒng)，可以滿足在高溫、高振動(dòng)、高粉塵的惡劣環(huán)境下工作，同時(shí)采集打擊過程中的相對(duì)位移與加速度，從而分析關(guān)鍵物理參數(shù)與打擊力與打擊能量之間的功能關(guān)系，為現(xiàn)場(chǎng)工人對(duì)鍛造質(zhì)量控制和設(shè)備安全運(yùn)行提供了可靠的科學(xué)依據(jù)。尤其是大噸位對(duì)擊錘占相當(dāng)能量鍛造設(shè)備的總量的比例達(dá)到四分之三，對(duì)擊模鍛錘的優(yōu)勢(shì)在于打擊速度快、打擊頻率強(qiáng)，大噸位鍛錘受到加工條件和運(yùn)輸條件的限制以及制造業(yè)技術(shù)水平的限制，其擁有量維持在七十年代末的水平，不同的打擊能量，僅僅依靠鍛工的經(jīng)驗(yàn)來判斷打擊力的大?。ㄌ徨N高度和打擊聲音），打擊力過大或過小都會(huì)影響鍛件的加工質(zhì)量，而且會(huì)減少設(shè)備的使用壽命，這樣非常不利于設(shè)備的長期運(yùn)行。目前可提供大噸位鍛錘主要有德國的拉斯科、萬家頓公司。第二章為對(duì)擊錘打擊參數(shù)采集存儲(chǔ)系統(tǒng)設(shè)計(jì)原理及組成方案[11]。第五章為內(nèi)部FPGA內(nèi)部邏輯數(shù)字電路設(shè)計(jì)。第七章為總結(jié)與展望。采樣信號(hào)X(nTs)經(jīng)過截尾或者舍入變?yōu)橹挥杏行€(gè)數(shù)的數(shù)，這一過程叫做量化過程，在通常意義下，把量化誤差看做為模擬信號(hào)數(shù)字信號(hào)處理的加性噪聲，量化增量的大小，與AD分辨率有關(guān)，即量化單位為所測(cè)信號(hào)最大電壓賦值的1/2n 。 FPGA技術(shù)的應(yīng)用概述20世紀(jì)80年代中期推出了另一種類型的可編程邏輯器件。（1）可編程互聯(lián)資源IRIOB[17]可被定義為輸入輸出和三態(tài)功能，當(dāng)被定義為輸入時(shí)，從外部進(jìn)入的信號(hào)首先送入到輸入緩沖器，再由緩沖器分為兩路，一路經(jīng)過延時(shí)送到輸入D觸發(fā)器，送到數(shù)據(jù)選擇器，同時(shí)另一路信號(hào)送入到MUX中，在不同的控制信息下確定其信號(hào)送入輸入緩沖器、CLB陣列或者觸發(fā)器，IOB主要由輸入緩沖器、輸出緩存器、輸入發(fā)生器、輸出鎖存/觸發(fā)器共同構(gòu)成，提供了內(nèi)部邏輯陣列與器件引腳之間的連接。其結(jié)構(gòu)規(guī)則分散在整個(gè)芯片，并且規(guī)則旳排列成一個(gè)陣列。SRAM的優(yōu)勢(shì)在于速度快，但其容量相對(duì)于同等大小的存儲(chǔ)器內(nèi)存小。 USB數(shù)據(jù)通訊選用CPRESS公司制造的EZUSB芯片，該芯片內(nèi)部資源豐富，配置形式多種多樣，非常合適該課題的數(shù)據(jù)傳輸模塊選型，可以通過多種配置方式將firewere下載到片內(nèi)RAM中，即通過USB總線下載，從片外EEPROM中讀取。，與市面上常見的8051芯片有多重優(yōu)勢(shì)，其中，一個(gè)指令周期需要四個(gè)時(shí)鐘周期，時(shí)鐘頻率可以軟配置為12M/24M/48M。也可以選用更高分辨率的設(shè)備[24]。用開關(guān)型霍爾傳感器作為數(shù)據(jù)采集的觸發(fā)信號(hào)，采集終端設(shè)備主要完成的功能是采集位移、加速度參數(shù)，并將所有測(cè)量數(shù)據(jù)存入到SRAM中；并通過U