【正文】 富，配置形式多種多樣，非常合適該課題的數(shù)據(jù)傳輸模塊選型，可以通過多種配置方式將firewere下載到片內(nèi)RAM中，即通過USB總線下載，從片外EEPROM中讀取。,可以根據(jù)芯片手冊進(jìn)行軟配置，在配置完畢后，將hex文件轉(zhuǎn)換為iic文件通過USB接口將固件燒入到片內(nèi)RAM中，在每次重新載入后，將按照配置的程序進(jìn)行運(yùn)行。，與市面上常見的8051芯片有多重優(yōu)勢，其中，一個指令周期需要四個時鐘周期，時鐘頻率可以軟配置為12M/24M/48M。編碼器可以分為增量式與絕對式的兩類[20]，絕對式光電編碼器一個固定的位置對應(yīng)一個相應(yīng)的數(shù)字碼，它的計算方法僅僅與測量的起始位置與終止位置有關(guān)，其間的過程是不予標(biāo)注的，增量式光電編碼器是將一圈的角位移轉(zhuǎn)換為一個電信號，電信號轉(zhuǎn)化為電脈沖，每一個不同的編碼器，一圈對應(yīng)不同的總脈沖，在運(yùn)動過程中，其計數(shù)值是不斷變化的，因此，本系統(tǒng)選用增量式光電編碼器作為位移測量的工具。也可以選用更高分辨率的設(shè)備[24]。歐姆龍編碼器與一個機(jī)械滑輪相連，用游標(biāo)卡尺測量，由于編碼器計數(shù)一周為500個脈沖，在4倍頻電路下可以轉(zhuǎn)換為2000的分辨率，以原始參數(shù)為計算方法，每旋轉(zhuǎn)一周，錘頭將位移2R的距離，由于上下錘頭相等，總行程為800mm，存儲系統(tǒng)的數(shù)據(jù)分辨率為16位寬（可計數(shù)65535），足夠存下14558個脈沖。用開關(guān)型霍爾傳感器作為數(shù)據(jù)采集的觸發(fā)信號，采集終端設(shè)備主要完成的功能是采集位移、加速度參數(shù)，并將所有測量數(shù)據(jù)存入到SRAM中；并通過USB接口將數(shù)據(jù)上傳到PC中，進(jìn)行后期的數(shù)據(jù)分析，上下加速度傳感器放置在上錘頭上；因為上下錘頭之間的行程和為2400mm，打擊過程中由聯(lián)動桿控制，綜合現(xiàn)場工作條件，只需將位移傳感器放置于上錘頭的側(cè)面[25]。在宏觀上對力能參數(shù)采集系統(tǒng)作了概要性的描述[27]。3硬件系統(tǒng)設(shè)計3硬件系統(tǒng)設(shè)計采用FPGA作為控制芯片，為了保證采集系統(tǒng)的準(zhǔn)確度和數(shù)據(jù)量，我們將采用SRAM作為數(shù)據(jù)存儲器，通信方式采用USB通信來實(shí)現(xiàn)數(shù)據(jù)的傳輸，使得數(shù)據(jù)采集測量儀中數(shù)據(jù)的高速存儲得到了保障。鑒于對擊錘力能測量系統(tǒng)的分析和評估，本系統(tǒng)主要需具備的技術(shù)指標(biāo)和參數(shù)如下：(1) 加速度傳感器電壓模擬信號范圍：0到3V交流信號；(2) AD轉(zhuǎn)換頻率：1MSPS；(3) 被抽樣信號的分辨率：12位；(4) 晶振頻率：原始有源晶振頻率：fn=48MHz；(5) ：fu=24MHz；(6) 系統(tǒng)核心器件選型：1) 模數(shù)轉(zhuǎn)換器：AD9226。 FPGA外圍硬件系統(tǒng)簡介為了掌握打擊性能和關(guān)鍵部位受力性能，設(shè)計了基于FPGA的多通道、高速數(shù)據(jù)采集測測量儀設(shè)計方案，系統(tǒng)設(shè)計了二組采樣通道，對關(guān)鍵打擊參數(shù)進(jìn)行數(shù)據(jù)采集，加速度采集選取壓電式加速度傳感器實(shí)現(xiàn)對對擊錘量錘頭不同方向的參數(shù)采集，第三組利用編碼器作為位移傳感器獲取到在一定時間內(nèi)的位移的變化，霍爾傳感器作為數(shù)據(jù)采集的觸發(fā)信號[37]；經(jīng)過信號調(diào)理，采集模塊選用高速模數(shù)轉(zhuǎn)換器AD9226實(shí)現(xiàn)對加速度的采集，同時選取高速異步存儲器IS61LV51216作為數(shù)據(jù)的存儲模塊，最后利用USB芯片對數(shù)據(jù)進(jìn)行上傳，傳輸控制芯片選用CY7C68013A，配置模式為從機(jī)模式，平均傳輸速率可以達(dá)到30Mb/s；兩路數(shù)據(jù)采集通道，三路數(shù)據(jù)存儲和一個外觸發(fā)信號并行實(shí)現(xiàn)同步數(shù)據(jù)采集[38]；參數(shù)采集頻率為1MHz，系統(tǒng)存儲容量為512Kbyte。 系統(tǒng)組成框圖FPGA外圍電路主要功能包括負(fù)責(zé)傳感器數(shù)據(jù)采集、數(shù)據(jù)存儲與上位機(jī)的數(shù)據(jù)通信與管理、實(shí)時多任務(wù)控制[41]。各個模塊的主要作用如下：電源模塊功能：本系統(tǒng)需要不同電壓種類的電源，將來自電源板的12 伏電壓向5伏、。將兩個錘頭的信號模數(shù)轉(zhuǎn)換，本模塊完成參數(shù)采集功能。：，采用CY7C68013A是Cypress公司EZUSB FX2LP系列芯片中比較經(jīng)典的一款USB控制器完成與FPGA的通信[42]。由于測量系統(tǒng)供電采用12V直流供電，采用LM2596開關(guān)電壓調(diào)節(jié)器，可以輸出3A的驅(qū)動電流[30]，同時提供固定5V電壓輸出，封裝選取TO263標(biāo)貼式封裝，可以輸出5V直流電壓，四腳FEEDBACK提供反饋，可以得到5V直流輸出電壓，為了減少輸出紋波電壓，降低到輸出電壓的1%以下，必須選用一個耐壓值更高的電容，因此采用25V耐壓值的輸出電容可以將輸出紋波降低一半。芯片需要兩種電壓供給電源，I/，因此選用兩款穩(wěn)壓芯片得到對應(yīng)的電壓。 由于本測量儀系統(tǒng)處理器需要兩種不同的電壓信號，這兩種信號又要被分為模擬和數(shù)字兩類，由于FPGA系統(tǒng)[38]對于電源的要求很高，因此，需要將模擬信號與數(shù)字信號進(jìn)行有效的隔離，本系統(tǒng)用到多種信號源，數(shù)字地與模擬地，為了確保參數(shù)采集的可靠性和準(zhǔn)確性，在系統(tǒng)中加入兩個電容和兩個電感實(shí)現(xiàn)對信號源的隔離，同時，在每一種類型的電源與地之間并聯(lián)多個電容進(jìn)行濾波。 AD9226外圍電路設(shè)計 ，為AD采集硬件電路設(shè)計，將12位數(shù)字信號直接與FPGA引腳相連，根據(jù)該芯片使用手冊同時結(jié)合課題需求，將AD9926的工作方式設(shè)置為單點(diǎn)輸入模式，模擬電壓輸入信號范圍在0V~,將VINA端接入模擬輸入信號，VINB端接VREF，參考電壓VREF配置為2V，可以使其存在+2V的偏置電壓，設(shè)計搭建完整的AD采集外圍電路。 SRAM外圍電路設(shè)計 RS232與RS485通信接口設(shè)計打擊現(xiàn)場振動大，高溫、高壓、危險性很高，因此期間不能靠近采集設(shè)備，因此需要人機(jī)握手命令便于調(diào)試分析，設(shè)備預(yù)留RS232接口和RS485接口[45]，串口下發(fā)命令，通知下位機(jī)上發(fā)存儲數(shù)據(jù)和相應(yīng)握手命令，如圖所示，由于調(diào)試間距離打擊錘設(shè)備距離較遠(yuǎn)，為了防止誤碼，因此485采用9600bps，由于FPGA為LVTTL電平，因此需要MAX202和MAX3483EPA作為電平轉(zhuǎn)換芯片，(a)（b）所示其中232電路中需要加入4個電容作為濾波使用。 繼電器控制接口設(shè)計為了保護(hù)設(shè)備，并且更加有效的啟動采集，設(shè)計了繼電器保護(hù)措施，防止誤采集，霍爾傳感器Pulse_in作為觸發(fā)信號，設(shè)計一個繼電器保護(hù)開關(guān)，當(dāng)串口收到命令A(yù)SCII碼6，回復(fù)握手命令A(yù),將繼電器吸合，同時Check_Relay由高電平變?yōu)榈碗娖?，此時即可以等待霍爾傳感器的觸發(fā)信號，進(jìn)行采集。 USB芯片硬件連接圖由于本系統(tǒng)選用USBSlaveFIFO模式，該芯片外部時鐘信號IFCLK由FPGA內(nèi)部分頻提供，由于本系統(tǒng)晶振為48MHz，因此分頻得到12MHz的時鐘信號，其理論最大傳輸速率可以達(dá)到200Mbps，SLOE為使能信號，SLRD與SLWR為內(nèi)嵌式FIFO的讀寫控制引腳， FIFOADR[1:0]作為地址選擇信號，控制與FD當(dāng)前所連接的端點(diǎn)緩沖區(qū)，CY7C68013A內(nèi)FIFO的空滿信號為FLAGA、FLAGB、FLAGC[32]，表征FIFO當(dāng)前所處的狀態(tài)，F(xiàn)D數(shù)據(jù)總線的輸出通過SLOE進(jìn)行控制[33]，F(xiàn)D[15:0]為該芯片數(shù)據(jù)總線，可做輸入輸出，以上信號皆與FPGA引腳連接，行成一套完整的通信模塊。 固件下載步驟固件下載成功后，內(nèi)部電路配置為FIFO模式，每幀為512B。 FPGA配置電路從原廠生產(chǎn)的FPGA芯片內(nèi)部是半成型的邏輯電路，我們需要利用下載電路，將編程好的程序?qū)懭胄酒衃15]， 由于FPGA可編程邏輯具有可易失性，掉電后，內(nèi)部邏輯即刷成空白，在每次上電后，需要對內(nèi)部邏輯進(jìn)行重新下載，鑒于這個缺陷，設(shè)計有主動串行配置模式AS模式，可以將程序下載到外部EEPROM中。采用SO8封裝，易于集成。，程序綜合編譯成功后，前者用于JTAG在線調(diào)試下載，后者應(yīng)用與AS模式下加載。 FPGA復(fù)位電路本系統(tǒng)選用IMP811T芯片作為系統(tǒng)復(fù)位電路，硬件電路復(fù)位實(shí)現(xiàn)對電源電壓監(jiān)控和手動復(fù)位操作，其系統(tǒng)復(fù)位電路可以是JTAG nRST和版級nRST。其他各種晶振頻率都應(yīng)在48MHZ的基礎(chǔ)上倍頻或者分頻得到，同時也是FPGA內(nèi)部負(fù)載對多的信號，在PCB布線中應(yīng)該將其獨(dú)立隔開，并且合理分頻時鐘源。在設(shè)計印刷電路板前，需要對本系統(tǒng)做一個全部的了解，對于所選取的元器件以及各種航插的規(guī)格，尺寸，大小做一個全面的分析，合理安排器件的方向以及外圍接口的規(guī)劃，在各個元器件位置確定以后，考慮版圖電磁兼容性，電源濾波去耦，減少系統(tǒng)的干擾，完成以后，利用PCB制圖軟件手動布局，確認(rèn)禁止布線層的面積，確認(rèn)各個模塊的走線位置，盡量使飛線最短，本設(shè)計將電源布局在PCB的右上角，AD采集接口布局在版圖的右端，以FPGA為主控的外圍電路布局在電路板的中央，存儲系統(tǒng)在版圖左端，布局完畢之后，根據(jù)飛線做相應(yīng)適當(dāng)調(diào)整，使飛線較短且信號線盡量少交叉。(2)PCB布局設(shè)計PCB的布局設(shè)計從原理圖到PCB的第一步也是首要步驟[50]，首先必須確定PCB的尺寸，根據(jù)系統(tǒng)的排布確認(rèn)禁止布線層的大小。對可能產(chǎn)出的影響作出提起的預(yù)判和處理，以下為在布板過程中需要注意的問題：? 時鐘電路的設(shè)計，對于FPGA系統(tǒng)而言，時序的重要性不言而喻，本硬件采用48MHZ原始晶振最為系統(tǒng)接入時鐘，應(yīng)該避免其信號線與其他信號線以及電源之間的距離，由于系統(tǒng)本身屬于高頻電路，設(shè)計尺寸較小，通過這種方式可以減少相互之間的干擾。(3)PCB布線原則?一般在PCB布線時首先要布置的線是電源線和地線，只有電源線和線布通才能保證電路板的電氣性能達(dá)到要求，本電源線設(shè)置線寬為40mil，地線寬度設(shè)置為50mil，信號線為10mil，由于FPGA芯片管腳封裝為7mil，因此與FPGA相連的信號線要設(shè)置為7mil。(4)PCB覆銅在PCB布線完成后需要對上層和底層進(jìn)行敷銅，硬件系統(tǒng)的版圖為2層板，以GND為參考標(biāo)準(zhǔn)進(jìn)行敷銅，以下是需要主要的的幾點(diǎn)問題： 本設(shè)計中用到了兩種地線，模擬地GND與數(shù)字地AGND，在制版軟件中，一般采用地線作為標(biāo)準(zhǔn)來進(jìn)行獨(dú)立復(fù)銅，本設(shè)計采用數(shù)字地作為標(biāo)準(zhǔn)來覆銅，這樣可以減少多地帶來的短路現(xiàn)象。，如果尺寸過大，可以通過加入過孔的方式解決這個問題。 PCB完整圖在PCB布線過程中，本系統(tǒng)采用的是12V電源供電，系統(tǒng)中存在12V、5V，、AGND、GND是5路信號線，由于引腳眾多，在硬件設(shè)計中，由于本設(shè)計所需資源相對豐富，信號引腳多，集成度高，布線密度大，因此，需要注意信號的返回路徑，本課題硬件布線將AD信號線與存儲系統(tǒng)總線排布在同一信號層內(nèi)，信號線與電源線盡量距離拉開。同時將系統(tǒng)晶振置于時鐘信號輸入端。同時，高速制版中盡量用直線或者45角的折線布線，這樣可以減少高頻信號發(fā)生過程中相互之間的耦合。其旨在采集存儲上下錘頭加速度，位移量這兩個對擊模鍛錘打擊瞬間的兩個關(guān)鍵物理量，利用Altium ，包括以下六大部分。完成硬件原理圖設(shè)計后，對整體進(jìn)行電氣ERC檢測，檢查完畢后，設(shè)計PCB版圖，對版圖尺寸進(jìn)行規(guī)劃，長為200mm、寬為70mm，導(dǎo)入元件庫，進(jìn)行布局布線，最終覆銅，并投板，并生產(chǎn)元件清單，為后期工作調(diào)試工作做準(zhǔn)備。利用驅(qū)動桿，使上下錘頭對擊，加入工件，使鍛件產(chǎn)生塑性形變。對擊錘上下錘頭動量相等，總打擊能量等于上下錘頭加模具的動能之和，上下錘頭能量之比,其比例公式為： （） 聯(lián)動桿控制上下錘頭進(jìn)行相互對擊，上下行程相等。圖41 對擊錘運(yùn)動物理模型圖本系統(tǒng)研究分析的模鍛錘屬于打擊瞬間運(yùn)動量相等。鍛件變形的能量為 （） （） 最大打擊力分析在打擊瞬間，上下錘頭打擊速度迅速變?yōu)榛貜椝俣?，其恢?fù)系數(shù)為 （）在上、下錘頭碰撞過程中，每次打擊時間極短，可以運(yùn)用物理中動量守恒定律和沖量定理來分析打擊前后能量的變化，對擊錘打擊過程分為兩個階段。第二階段為卸荷階段，在第一階段結(jié)束后，由于模具、鍛件的彈性能的釋放，上下錘頭以不同的速度向相反的方向分開。根據(jù)動量原理有： （）——打擊力——打擊時間則打擊力計算公式為： （）其中： （）打擊時間為上錘頭開始接觸鍛件時刻（打擊速度最大時刻）至打擊完成上下錘頭彈開時刻的時間段（彈跳速度最大時刻）。 加速度波形圖其中時間t1是為對擊錘加速運(yùn)動打擊坯料前時間；t2為對擊錘打擊坯料變形時間。5邏輯數(shù)字電路設(shè)計5 邏輯數(shù)字電路設(shè)計 FPGA系統(tǒng)概述FPGA作為硬件系統(tǒng)的核心控制器件，它起到中間大腦的作用，F(xiàn)PGA的制造工藝是由可編程硅芯片制成，用戶可以在線進(jìn)行編譯配置，自定義實(shí)現(xiàn)數(shù)字電路，使用可編程布線資源和大量的邏輯塊實(shí)現(xiàn)相應(yīng)的硬件功能，開發(fā)人員在對應(yīng)的編譯軟件中實(shí)現(xiàn)數(shù)字開發(fā)過程，并將其綜合編譯生成相應(yīng)的配置文件，其中包含各邏輯單元連接的相關(guān)信息，此外，F(xiàn)PGA可以覆蓋進(jìn)行重新燒寫，在開發(fā)人員綜合編譯不同的邏輯電路時，可以使系統(tǒng)呈現(xiàn)新的特性，在現(xiàn)代EDA發(fā)展的今天，高級設(shè)計工具改變了開發(fā)人員的構(gòu)成，在上個世紀(jì)，只有資深數(shù)字電路硬件開發(fā)工程師才能熟練掌握FPGA技術(shù)，隨著硬件語言的不斷普及，越來越多的開發(fā)者可以快速掌握FPGA的開發(fā)技術(shù)，屏蔽了C語言中順序執(zhí)行的缺陷，在每一個時鐘周期處理更多任務(wù)，具有較高的數(shù)運(yùn)算能力。其優(yōu)勢在于硬件并行處理。QuartusII也可直接調(diào)用modelsim等仿真工具來輔助完成設(shè)計的仿真和編譯，QuartusII可以與SOPCBuilder結(jié)合，實(shí)現(xiàn)SOPC嵌入式系統(tǒng)開發(fā)，同時還與MATLAB與 DSPBuilder三者結(jié)合的方式可以開基于FPGA的DSP系統(tǒng)開發(fā)，簡便快捷，QuartusII為開發(fā)人員提供了一個完整的多平臺開發(fā)環(huán)境，完整，操作簡便的圖形用戶界面，可以完整實(shí)現(xiàn)每個階段的設(shè)計過程，軟件集成環(huán)境包括嵌入式軟件開發(fā)，可編程邏輯器件設(shè)計，綜合，