【正文】 擊能量與理論值在一致性上是否相符。 打擊能量分析對擊錘在打擊瞬間聚積打擊總能量為 （）打擊瞬間后上錘頭回彈速度表示為： （）下錘頭回彈速度為： （）兩錘頭對擊后的剩余能量： （）鍛件吸收的能量： （） 加速度波形分析。由動量守恒有 （）其中VC為打擊過程中上下錘頭系統(tǒng)的重心速度。第一階段為對擊階段，上錘頭與下錘頭同時作用于工件，使工件產(chǎn)生彈性和塑性變形[34]，直至變形終止，而后上下錘頭以同一速度向錘頭動量小的方向運動。上錘頭和下錘頭回彈速度在打擊瞬間，上下錘頭打擊速度迅速變?yōu)榛貜椝俣龋浠謴?fù)系數(shù)為 （） （） （） （）在同一打擊能量下，打擊力與許多因素有關(guān)，每一次擊打過程打擊力也是在不斷變化的，它和工件的質(zhì)量，尺寸，形狀以及加熱溫度都有著關(guān)系。對擊錘在打擊瞬間具有的能量為 （） 其中打擊瞬間打擊能量； 、上、下錘頭質(zhì)量； 、上、下錘頭打擊瞬間速度。 對擊錘打擊結(jié)構(gòu)力能分析標(biāo)準(zhǔn)規(guī)格打擊能量標(biāo)示。4對擊錘打擊力能分析4 對擊錘力能分析在對擊模鍛錘工作過程中，在現(xiàn)場實際工作下的工作介質(zhì)為壓縮空氣。1. 電源電路；2. AD采集外圍電路；3. 串口通信外圍電路；4. SRAM_ IS61LV51216高速存儲電路；5. USB通信外圍電路以及其相應(yīng)配置電路；6. FPGA最小電路系統(tǒng)的設(shè)計。 本章詳細(xì)介紹了以FPGA系統(tǒng)為核心的外圍硬件電路設(shè)計，包含有AD采集電路中的時鐘，分辨率等等，三路高速存儲系統(tǒng)外圍硬件設(shè)計，串口通信與USB通信芯片外圍電路。 由于本系統(tǒng)的特殊測量環(huán)境，振動大，噪音大，高速模擬器件對其造成干擾，需要將模擬信號層與數(shù)字信號層分離，但是由于PCB設(shè)計為雙層版圖，因此，需要將模擬信號線與數(shù)字信號線隔開布線，減少不必要的干擾。 在布局FPGA中，由于系統(tǒng)對信號的穩(wěn)定性及精度要求高，因此，為了得到穩(wěn)定的直流電源，在FPGA芯片周圍需要用大量電容進(jìn)行去耦，并且將兩種配置接口排布在其周圍，如果距離過遠(yuǎn)，阻抗增大，有可能導(dǎo)致驅(qū)動力不夠，使程序無法載入。，從電磁學(xué)的角度出發(fā)，不要在案子中出現(xiàn)尖角，由于這樣類似于一個發(fā)射天線，因此邊界使用圓弧線。，利用0歐電阻或者電感將其連接。?對于要接振蕩器的電路振蕩器外殼一定要接地，且時鐘線盡量靠近芯片，使線路盡量短，在處理時鐘信號線時，需要把信號線與時鐘信號線隔開，因此本系統(tǒng)采用時鐘為48M，屬于高頻信號，會給其他信號線造成很大的干擾，布線過程實質(zhì)上就是是不斷修改布局，布線的過程，直到所有飛線全部布線完畢，檢查走線是否全部完成，可以關(guān)掉底層和頂層進(jìn)行觀察，確保所有線路全部走通。? 電源的設(shè)計，在本系統(tǒng)中，采用12V直流電源進(jìn)行供電，同時AD，F(xiàn)PGA，SRAM，USB芯片需要不同的電壓，合理選擇穩(wěn)壓芯片，合理布局布線是系統(tǒng)正常工作的先決條件。由于是高速采集版圖設(shè)計，因此各個信號線之間不能過長，否則可能導(dǎo)致信號完整性的缺失或其中夾雜著很多噪聲干擾，也可能影響系統(tǒng)的采集時間，增加系統(tǒng)的延時，如果PCB布局過于狹窄，可能導(dǎo)致在焊接時難以下手，同時導(dǎo)致整體的散熱性能減小，降低硬件電路的使用壽命，增加布線難度，走線與走線的距離太近造成相互之間的串?dāng)_，嚴(yán)重情況下致使硬件電路板設(shè)計失敗，因此，在PCB設(shè)計時需要對電路板的大小，功能，進(jìn)行合理的分配。布局布線經(jīng)常是在一起進(jìn)行的，在布線的同時進(jìn)行調(diào)整布局，使硬件系統(tǒng)達(dá)到最佳，是硬件PCB布局更加合理，其需要注意如下：（1）PCB雙層板設(shè)計由于該PCB板為雙層板設(shè)計，將元器件布局在抄板的上層或下層，將控制器布局在PCB板的中央位置，為了使系統(tǒng)更加緊湊，同時考慮到電源去耦因素，將電容或電阻合理的布局在底層。對擊錘力能參數(shù)采集硬件系統(tǒng)的PCB設(shè)計同樣是項目成敗的一個關(guān)鍵性因素，準(zhǔn)確的元件選型，良好的元器件布局，合理的布線，優(yōu)良的電路設(shè)計都是PCB設(shè)計的重要因素。 IMP811T系統(tǒng)復(fù)位電路圖 FPGA時鐘電路FPGA最小系統(tǒng)電路的時鐘采用48Mhz，為整個硬件電路提供驅(qū)動時鐘，一個可靠的時鐘是非常重要的，在晶振的第3引腳上拉一個33歐的電阻，其目的是為了避免反射波疊加引發(fā)的干擾現(xiàn)象，由于電阻與輸入電容的共同作用，晶振產(chǎn)生的方波轉(zhuǎn)換為近似正弦波，形成RC積分平滑電路，如果缺少這個電阻，晶振將可能引起諧波干擾，加上電阻，即使信號的完整性受到一定的干擾，但是晶振信號時需要后期放大整形才作為時鐘信號，所以，其影響不大，其電阻的阻值取決于輸入等效電容，有源晶振的輸出阻抗和輸入阻抗等因素，有源晶振將供采集模塊的分頻時鐘和USB芯片的外部時鐘。通過這兩種配置下載方式可以實現(xiàn)FPGA系統(tǒng)的在線快速調(diào)試和掉電固件配置模式，實現(xiàn)了FPGA系統(tǒng)從實驗調(diào)試到實際應(yīng)用的完美設(shè)計流程。 EPCS4原理圖EPCS4的存儲量在4兆比特，足夠編譯本設(shè)計所需要的容量，在系統(tǒng)上電后，自動配置運行，如果需要重新燒寫，即可以將原始數(shù)據(jù)進(jìn)行固化，在FPGA芯片中，集成了用于編程邏輯模塊、接點和待初始化的RAM等。 AS模式引腳配置在AS配置模式下，掉電后，程序依然存在，因為它有對應(yīng)的配置芯片，本設(shè)計選用EPCS4作為其配置芯片，其擁有FLASH存儲器訪問接口，在線可編程（ISP）,它屬于Altera公司的串行配置器件系列，通過這種模式，在每次上電后，程序自動加載，同時成本低廉，非常適合工業(yè)領(lǐng)域的應(yīng)用。 固件下載界面 FPGA外圍電路設(shè)計采集測量硬件電路時以Cyclone 系列FPGA芯片EP1C12Q240C8為核心，采用主動和被動兩種配置模式，設(shè)計FPGA的最小系統(tǒng)，使整個硬件系統(tǒng)可以正常工作，以下是FPGA外圍電路必有的幾大電路。 USB接口的固件燒寫由于需要配置芯片工作方式，因此需要安裝相關(guān)固件燒寫軟件， USB驅(qū)動安裝安裝驅(qū)動之后，選擇68013A固件進(jìn)行配置。 USB通信接口設(shè)計 USB接口的外圍電路，控制芯片選取CY7C68013A，并將工作模式配置為Slave FIFO從機(jī)方式進(jìn)行上位機(jī)數(shù)據(jù)交互，其中利用FPGA去控制該芯片，其作用實際上是對其內(nèi)部的多重緩沖FIFO進(jìn)行數(shù)據(jù)流控制，在對擊錘力能參數(shù)采集系統(tǒng)中，主控芯片控制處于從機(jī)模式下的USB芯片。（a） MAX3485原理圖（b）RS232原理圖MAX202使用單一+5V供電，由于在實際應(yīng)用中易受到電源干擾，在VCC和GND之間加一個與上述電容等值的電進(jìn)行去耦設(shè)置。在AD采集硬件電路設(shè)計完成后，需要對存儲電路進(jìn)行分析與設(shè)計，首先FPGA內(nèi)部具有存儲器資源，但受到課題存儲程度的要求，需要外擴(kuò)大容量高速異步存儲器才足以完成課題要求[31]，課題選用IS61LV51216高速異步存儲器SRAM作為對擊錘力能參數(shù)采集的存儲芯片，其存儲容量為512Kbyte，16位數(shù)據(jù)總線，18位地址總線，由于AD采樣時間為1us，鑒于FPGA片內(nèi)邏輯電路并行執(zhí)行的特點，兩路AD并行進(jìn)行數(shù)據(jù)采集，將上下錘頭的運動物理量加速度分別存儲到相應(yīng)的SRAM中，同時將數(shù)據(jù)寫滿，由于FPGA引腳資源有限，將三片SRAM芯片的數(shù)據(jù)總線與地址總線進(jìn)行服用，通過片選信號將其分開，通過這種硬件處理，大大節(jié)省了硬件資源，同時減少了PCB布線的難度，同時提高了系統(tǒng)的穩(wěn)定性，實現(xiàn)多片級聯(lián)，從而實現(xiàn)數(shù)據(jù)的存儲功能，達(dá)到高速存儲，同步的技術(shù)指標(biāo)。AD采集是本課題數(shù)據(jù)分析的第一步，將加速度信號轉(zhuǎn)化為數(shù)字信號，通過FPGA進(jìn)行數(shù)據(jù)流控制，對AD轉(zhuǎn)換器的啟動，停止，數(shù)據(jù)的流向進(jìn)行控制，AD轉(zhuǎn)化器選用高速AD9226作為前期采集芯片，其最高采樣頻率可以達(dá)到65Msps ，、12位分辨率（附加移位溢出指示位）、低功耗（475mv），同時具備高信噪比（69db），由于原始時鐘為48Mhz，本設(shè)計將其分頻得到的1Mhz，周期為1us作為模數(shù)轉(zhuǎn)化的采樣頻率。由于FPGA作為系統(tǒng)的核心，供電電源芯片的選擇非常重要。 12V轉(zhuǎn)5V電路由于FPGA選用芯片為EP1C12Q240I8。串口通信功能：預(yù)留RS232串口通信，作為設(shè)備的前期調(diào)試接口、由于現(xiàn)場環(huán)境高溫，高壓，強(qiáng)震，不易靠近，預(yù)留RS485接口設(shè)備的下發(fā)和握手命令。SRAM數(shù)據(jù)存儲功能：采集完畢后，進(jìn)入到系統(tǒng)的存儲階段，將AD轉(zhuǎn)換的參數(shù)數(shù)據(jù)存入SRAM中，完成存儲數(shù)據(jù)的作用。數(shù)據(jù)采集模塊功能：采集電路采集加速度傳感器轉(zhuǎn)換的電壓信號。功能模塊主要由電源模塊、數(shù)據(jù)采集、霍爾觸發(fā)、SRAM數(shù)據(jù)存儲電外圍電路、RS232電路搭建、RS485總線，USB外圍電路設(shè)計、調(diào)試模塊等組成。硬件電路的控總控制器選用FPGA芯片EP1C12Q240C8，它是Altera公司生產(chǎn)的Cyclone系列[28]，引腳資源豐富，非常適用于本課題中，在QuartusII的編譯環(huán)境下，編譯AD數(shù)據(jù)采集邏輯，數(shù)據(jù)SRAM數(shù)據(jù)讀寫邏輯與USB控制FIFO緩沖邏輯[39]，在內(nèi)嵌邏輯分析儀SignalTap下進(jìn)行邏輯驗證，最終在硬件電路板上實現(xiàn)全部功能[40]。2) 核心控制芯片：EP1C12Q240I8；3) 存儲芯片：IS61LV51216；4) USB通信芯片：CY7C68013A128；(7)在本硬件系統(tǒng)中，原始輸入電源為12V直流電，通過外部接入方式，其他各級電源電壓分別為5V、為整個硬件系統(tǒng)供電[29]。加速度和位移作為打擊能量的關(guān)鍵參數(shù)，因此分別選用壓電式加速度傳感器和位移傳感器進(jìn)行信號調(diào)理轉(zhuǎn)化為AD的模擬輸入量，A/D轉(zhuǎn)換完成的數(shù)據(jù)由FPGA芯片進(jìn)行控制存儲到片外存儲器SRAM中，并對多路數(shù)據(jù)進(jìn)行排序?qū)懭險SB芯片F(xiàn)IFO緩存， FIFO處于滿狀態(tài)后，接收到封幀信號，數(shù)據(jù)自動掛載到USB總線上，USB傳輸控制接口芯片選取Cypress公司的CY7C68013A。 本章小結(jié)本章節(jié)詳細(xì)地介紹了對擊錘現(xiàn)場環(huán)境和打擊力能采集設(shè)備的基本原理，分析硬件系統(tǒng)所需的物件以及系統(tǒng)的研究方案，對整體進(jìn)行系統(tǒng)評估，結(jié)合對擊錘的基本原理，對課題所要研究的內(nèi)容進(jìn)行了系統(tǒng)的概括。 630KJ對擊錘現(xiàn)場結(jié)構(gòu)圖上圖所示詳細(xì)地介紹了對擊錘現(xiàn)場環(huán)境和打擊力能采集設(shè)備的基本原理[26]，本課題所研究的對擊錘打擊力能采集存儲設(shè)備的主要組成部分、需求信息采集分析、外圍硬件的選型及系統(tǒng)內(nèi)部結(jié)構(gòu)框圖等內(nèi)容。 位移傳感器的工作原理通過對對擊錘工作原理的學(xué)習(xí)與對擊錘測量環(huán)境的研究，決定將系統(tǒng)分成三部分來研究實現(xiàn)測量目的。結(jié)合對擊錘的結(jié)構(gòu)特點，本設(shè)計選用歐姆龍編碼器E6B2CWZ6C,分辨率為500（脈沖/旋轉(zhuǎn)），最高相應(yīng)頻率為100KHz，電源電壓為5V供電。增量式光電編碼器的特點，它具有三個對應(yīng)的輸出信號，A相，B相和Z相，在編碼器旋轉(zhuǎn)的過程中，AB相都會有相應(yīng)的脈沖輸出，其脈沖數(shù)量的加減和方向的判定是借助輸出脈沖進(jìn)行判相和計數(shù)來實現(xiàn)，可以任意設(shè)定一個機(jī)械零點，實現(xiàn)多全測量，也可以利用Z脈沖信號作為一個參照點，編碼器繞軸旋轉(zhuǎn)一圈輸出一個固定的脈沖，提高分辨率一般利用九十度的相位差對原始輸出脈沖進(jìn)行倍頻。 位移采集原理位移采集實際上利用編碼器進(jìn)行計數(shù)[23]，首先需要了解光電編碼器的工作原理，光電編碼器的工作原理是將機(jī)械性圓周位移轉(zhuǎn)換為相應(yīng)的電脈沖，利用電脈沖的計數(shù)原理來實現(xiàn)計數(shù)功能。，支持可編程深度為4倍大小，其中EP2與EP6其編程緩沖區(qū)為512和1024B,EP4，EP8的緩沖區(qū)固定為512字節(jié)，深度為2倍，將其配置為不同的配置方式，可實現(xiàn)不同位數(shù)，速度的緩存需求。 CY7C68013A內(nèi)部結(jié)構(gòu)框圖CY7C68013A內(nèi)部結(jié)構(gòu)特點有以下幾個：，由串行接口引擎完成USB協(xié)議的封裝與接包功能，該結(jié)構(gòu)可以完全省去分析其數(shù)據(jù)鏈路層的的步驟，簡單而實用[22]。 IS61LV51216內(nèi)部結(jié)構(gòu)框圖打擊參數(shù)據(jù)來源于兩路加速度數(shù)據(jù)和一路位移數(shù)據(jù)，因此需要設(shè)計三片SRAM用來數(shù)據(jù)存儲，啟動采集后，采集打擊時間段內(nèi)的數(shù)據(jù)，并將其存入對應(yīng)的SRAM中，等待上位機(jī)下發(fā)命令，采集存儲在SRAM中的數(shù)據(jù)參數(shù)，并將數(shù)據(jù)妥善保存，拷貝，打包，等待后期數(shù)據(jù)分析[21]。SRAM在實際應(yīng)用中，高速微處理器與速度較低的DRAM之間通常應(yīng)用小存儲量的SRAM芯片作為緩存，這個存儲器的類型多種多樣，激勵流水式存儲芯片，還有英特爾公司沒有展示細(xì)節(jié)的CSRAM等等。它利用晶體管來存儲數(shù)據(jù)。邏輯單元LE作為FPGA片內(nèi)最小的邏輯單元，可以有效實現(xiàn)多種多樣的邏輯功能，在每一個可編程邏輯單元中包括有一個可編程觸發(fā)器和一個進(jìn)位鏈路以及一個級聯(lián)鏈路，最核心的是一個4輸入的查找表LUT。CLB一般由觸發(fā)器、邏輯函數(shù)發(fā)生器與數(shù)據(jù)選擇器共同構(gòu)成實現(xiàn)邏輯功能的基本單元，其中函數(shù)發(fā)生器[18]用來實現(xiàn)一個任意邏輯組合實現(xiàn)n輸入變量。（3）IR由許多金屬連接線構(gòu)成，可以經(jīng)過自動走線實現(xiàn)多種數(shù)字電路，在這些金屬線段中有可編程開關(guān)，可以將IOB和CLB通過IR相互連接起來，按照線內(nèi)長度可以分為三種：第一種，長線；第二種，雙長度線，第三種，單長度線（2）輸入/輸出模塊(IOB)FPGA（現(xiàn)場可編程門陣列），相比較CPLD的構(gòu)架，F(xiàn)PGA的門陣列結(jié)構(gòu)具有更高的復(fù)雜集成度，并且具備更復(fù)雜的布線結(jié)構(gòu)和邏輯實現(xiàn)，含有更多的I/O端口資源和觸發(fā)器資源，設(shè)計者可以通過編程將內(nèi)部邏輯單元組成各種復(fù)雜的數(shù)字電路，相比較搭建外圍電路，具有更