【正文】 轉(zhuǎn)），最高相應頻率為100KHz，電源電壓為5V供電，將編碼器與機械滑輪相連形成一個位移傳感器，即編碼器一圈計數(shù)2000個脈沖，如圖5所示，錘頭將移動2R的距離，因為上下錘頭行程相等，均為400mm，SRAM的數(shù)據(jù)位是16位寬（可計數(shù)65535），足夠存下14558個脈沖。 位移編碼器模塊在本設計中，設計四倍頻邏輯進行相位鑒別，四倍頻電路中a和b相異或后，結果相與，在，如果反轉(zhuǎn)，out_dr輸出高電平，如果正轉(zhuǎn)out_dr輸出低電平，其代碼如下：assign cp_a = (~reg_a)^in_a。 ///// 四倍頻assign cp_b = (~reg_b)^in_b。assign cp_ab = cp_aamp。cp_b 。always @ (posedge clk or negedge reset ) ///// 相位鑒定 if(!reset) out_dr = 139。bz。 else if((reg_a == in_b)amp。amp。(reg_b == in_a)) out_dr = out_dr。 else begin if(reg_a == in_b) out_dr = 139。b1。 if(reg_b == in_a) out_dr = 139。b0。 end本模塊仿真選用自帶仿真軟件vector waveform file進行功能仿真，（a）所示為反轉(zhuǎn)仿真圖。（a） 位移反轉(zhuǎn)仿真可以觀察到波形圖in_b超前in_a相位90度，用in_z設置基準零點，可以看到out_angle計數(shù)輸出按照遞減的計數(shù)方式。（b） 編碼器正轉(zhuǎn)仿真可以觀察到波形圖in_b滯后in_a相位90度，用in_z設置基準零點，可以看到out_angle計數(shù)輸出按照遞增的計數(shù)方式。同時對脈沖進行計數(shù)，其代碼如下：always @ (posedge cp_ab or negedge reset ) ///// 計數(shù)器定義 if(!reset) count = 139。b0。 else if(in_z amp。amp。 (out_dr == 1)) count = 139。b0。 else if(in_z amp。amp。 (out_dr == 0)) count = 1239。d1999。 else begin if(out_dr == 1) count = count + 1。 if(out_dr == 0) count = count 1。 end always @ (posedge cp_ab or negedge reset ) if(!reset) out_angle = 139。b0。 else out_angle = count。 狀態(tài)機設計在數(shù)字電路設計的重要手段，F(xiàn)PGA邏輯設計經(jīng)常使用硬件描述語言進行狀態(tài)機設計，和以往的USB傳輸引擎不同的是，F(xiàn)PGA直接控制FX2內(nèi)部FIFO以及傳輸，控制部分完全和傳輸脫離， CY7C68013A中的FIFO控制SRAM與USB總線之間的緩存，當FLAGA為空時，也就是說，內(nèi)部傳輸指令FIFO已經(jīng)滿（full）標志，通過USB總線掛載，將數(shù)據(jù)讀出，當FLAGB為高電平時，表示已經(jīng)將FIFO讀空（empty），同時full置低，進行寫操作，這樣循環(huán)讀寫，直至SRAM中地滿地址7ffff，將數(shù)據(jù)讀空，其很大程度上提高了總線的傳輸速度[54]。 usbctrl控制狀態(tài)機采用 Slave FIFO從機方式實現(xiàn) FPGA對 FX2的控制，通過 Verilog HDL編程實現(xiàn)。，初始化狀態(tài)進行讀寫檢測。 usbctrl頂層模塊如果寫使能FLAGA=1時，分配地址端的地址FIFOADR[1:0]=00，這時FIFO指針指向輸入端點，同時如果FLAGB=0，即FIFO寫滿標志位為假，將外部數(shù)據(jù)寫入FD當中，同時SLOE=0，SLWR=1。同時給SRAM一個讀使能信號wrreq=1；如果讀使能信號FLAGC=0時，分配地址端地址FIFOADR[1:0]=。同時FLAGD=0，即FIFO讀空標志位為假，將雙向FD數(shù)據(jù)總線掛載在輸出狀態(tài)，同時SLOE=1，SLRD=1。為了保證狀態(tài)機的穩(wěn)定，對系統(tǒng)進行兩拍的鎖存。由于USB芯片的FIFO空滿激勵信號編寫復雜，為了縮短驗證進程， II進行實際波形抓取，可以簡單直觀觀察到測試的數(shù)據(jù)[55]。 usbctr測試數(shù)據(jù)圖可以觀察到數(shù)據(jù)有效的從SRAM寫入USB芯片的FIFO，再從USB總線上傳到上位機軟件。5. 5本章總結本章內(nèi)容詳細介紹了硬件編程語言以及相對應的編程環(huán)境，對每一個模塊進行正確編譯并利用modelsim模擬實際工作過程，編寫testbench激勵文件，進行時序仿真，得到相應的仿真波形，且對每個時序進行嚴謹?shù)姆治觥Ｓ捎趯翦N打擊過程時間短促，時序的分析非常重要，如果沒有一個精確的時序控制，就難以捕捉到最大幅度的參數(shù)，因此，本章在加仿真激勵時，嚴格按照真實打擊階段的參數(shù)進行模擬，在完成硬件邏輯的綜合編譯后，下一步著手對硬件外圍電路進行調(diào)試，再結合邏輯代碼，聯(lián)合調(diào)試，使整個系統(tǒng)達到最佳狀態(tài)[56]。7總結和展望6 系統(tǒng)調(diào)試及結論在完成程序的調(diào)試后，需要與硬件進行聯(lián)合調(diào)試 ，首先需要對其PCB單板開始，由于本系統(tǒng)信號線較多，電源線交錯分布，需要測量各個電源以及地之間是否短路；其次，焊接電路板，在系統(tǒng)上電之前，測量時候出現(xiàn)信號線、電源線短路現(xiàn)象，直流電流電壓紋波系數(shù)不應大于2%；檢查FPGA芯片與下載接口是否焊接正確， 最后，編寫測試程序，檢驗各個元器件是否正常運行，晶振是否正常工作等等[57]。在電路板上電之前，需要驗證系統(tǒng)整體每個電路的正常運行，電路靜態(tài)調(diào)試，測量各級直流電壓和電流是否正常工作正常，在本設計中的FPGA電路發(fā)現(xiàn)了短路和斷路現(xiàn)象，同樣難以檢查出虛假短路現(xiàn)象是電感和0歐電阻的測量，AD采集電路檢查時鐘信號線是否通路，可直接通過萬用表測量。SRAM存儲電路檢查地址線與數(shù)據(jù)線時候有短路現(xiàn)象，如果短路，會使得到的數(shù)據(jù)完全錯誤，因此，檢查短路現(xiàn)象是十分必要的，USB芯片檢查是出現(xiàn)虛焊漏焊的引腳，在完成上電前的檢查后，確認電路板沒有任何疏漏錯誤后進行下一步上電檢測。電路板上電后，檢查各個電源電壓是否正常，然后編寫各個模塊的測試程序，驗證各個器件工作是否正常，本設計調(diào)試中，編寫流水燈程序時，下載程序后，無法實現(xiàn)流水燈，檢查發(fā)現(xiàn)是貼片晶振外殼與電源斷路，使晶振無法起振，加入電壓信號，采集存儲測試信號輸出端時候符合對擊錘參數(shù)的設計指標，由于加速度信號時交流信號，需要對AD采集模塊進行外圍電路調(diào)整，調(diào)整參考電壓，測量加速度傳感器在AD采集后的變化量是否正常，分析信號的幅度、頻率參數(shù)是否達標，由于FPGA并行執(zhí)行的特點，無法進行斷電調(diào)試，因此，本課題采用分級，組合的調(diào)試方式，編寫測試代碼，完成系統(tǒng)各個部分的硬件調(diào)試，在反復多次調(diào)試后，確認系統(tǒng)工作正常，準備對完整系統(tǒng)進行下一步調(diào)試分析。 FPGA系統(tǒng)調(diào)試系統(tǒng)采集電路部分在電路調(diào)試過程中工作正常，有時夾雜著一些干擾信號，是加速度傳感器本身產(chǎn)生，與系統(tǒng)無關，利用萬用表檢查AD9226的輸入模擬電源，參考電壓，與輸出數(shù)字信號是否匹配，通過示波器觀察時鐘信號是否與設計一致。由于本系統(tǒng)器件繁多，應減少FPGA周邊器件的調(diào)試次數(shù)，JTAG下載接口反復拔插，或者熱插拔，旺旺會導致系統(tǒng)短路或者器件損壞，因此需要對FPGA系統(tǒng)進行精簡的調(diào)試步驟，在本設計中出現(xiàn)的幾個常見問題如下：，由于FPGA芯片，USB芯片，232芯片，SRAM芯片都需要進行供電，因此，需要更換負載能力更強的電源芯片，在外圍硬件設計中，已經(jīng)將采集部分電源與存儲電源分開，目的就是防止電源負載能力不夠。，本系統(tǒng)使用的FPGA芯片共有240個引腳，非常密集，往往會出現(xiàn)黏連現(xiàn)象。因此焊接時需要十分仔細。，造成FPGA系統(tǒng)的短路問題，通常是由于去耦電容所致，由于FPGA外圍電路對電源的穩(wěn)定性要求很高，需要排布大量的去耦電容，因此，常常出現(xiàn)短路現(xiàn)象。，在JTAG接口與AS下載配置接口，經(jīng)常會出現(xiàn)程序無法下載失敗的問題，原因是其信號線需要拉高或拉低電阻，或者電壓為達到電路配置要求。 硬件實物圖在硬件檢查完畢后，安裝各插件，將硬件系統(tǒng)搭建完成。 硬件實物圖 FPGA硬件邏輯調(diào)試對擊錘打擊力能測量儀的FPGA邏輯編寫以及對整體時序性進行驗證，利用SigbalTap II嵌入式邏輯分析儀對各個信號進行抓取驗證。將AD采集的輸出信號端與SRAM的讀寫信號端與串口收發(fā)接口，USB控制端口放入波形抓取列表中，進行波形檢查，觀察各信號是否符合系統(tǒng)設計要求[58]。 邏輯分析儀信號檢測圖將完成系統(tǒng)邏輯設計編譯后，配置STP文件，在軟件中顯示被測信號的波形，將其余上一章時序仿真與實際波形作對比，比較是否符合對擊錘打擊過程的技術要求，在對各信號進行檢測后，將下載配置設置為AS模式，將程序固化到片外配置芯片EPCS4中，[59]。 AS模式下載配置界面上位機控制界面采用VC++編軟件，將USB控制與串口命令控制集成在一個界面上，在檢測之前安裝USB芯片對應的USB驅(qū)動，安裝完畢后，打開該設計界面，首先檢測USB設備是否掛載，掛載成功后打開USB設備，因此，需要確定端口類型，在usb設備準備就緒后，串口下發(fā)命令asicII碼6，繼電器吸合，等待觸發(fā)（a） 啟動采集界面串口下發(fā)命令1，采集開始，如圖6.:4（b）可以看到界面上，數(shù)據(jù)上傳到上位機。在采集到大量數(shù)據(jù)之后，將其保存，等待后續(xù)數(shù)據(jù)處理階段。（b） 上位機采集界面 示波器實測波形，（a）(b)所示：(a)加速度參數(shù)波形圖 對于工件1來說，可以觀察到在上圖中，現(xiàn)場測量中在0到240ms之間，存在大量的雜波，最大加速度出現(xiàn)的時間點在260ms到300ms之間，隨后加速度成不規(guī)則阻尼震蕩形式遞減。(b)加速度參數(shù)波形圖 對于工件2，最大加速度出現(xiàn)在300ms到320ms之間，由于工件的不同，最大加速度出現(xiàn)的時間點也不同，因此打擊前加速時間t1也不同，各模具質(zhì)量也不相同，因此對應最大打擊能量隨之不同。結合第四章的公式計算打擊力、最大打擊能量： （） （） 參數(shù)分析不同工件最大加速度a（g）位移量H（mm）最大打擊力P(N)最大打擊能量E（KJ）124364115552023246522073603480644307200 57247716414934405594648382080693464459776076196413961605448944641604160527，對于8組工件進行測試，在工件、模具質(zhì)量不同情況下，加速度、位移測量值存在著差異，,與設備理論最大打擊能量630KJ存在一定的誤差，由于不同的工件對應不同的模具，因此在位移量上存在的差異，這樣通過比對大量數(shù)據(jù)，對不同工件，提供不同的打擊能量，這樣可以有效提高對擊模鍛錘的使用效率。本章中介紹了參數(shù)采集設備的調(diào)試和現(xiàn)場采集過程，并根據(jù)物理學推算的力能數(shù)學模型與采集參數(shù)之間的關系，計算出實測的最大打擊力，打擊能量與公稱標準之間的誤差，確認此方案的可行性，并加以實施。為對擊錘智能化控制提供有效的數(shù)據(jù)和相對完整的理論依據(jù)。通過對不同的工件設定特點的打擊力度，不僅提高鍛件的加工質(zhì)量，并且提高了對擊錘的打擊效率。7 總結與展望隨著現(xiàn)代社會的高速發(fā)展，對工業(yè)管理技術提出了越來越高的要求。對擊錘鍛造工業(yè)作為現(xiàn)代重工業(yè)制造領域的核心技術，世界各國就如如何提高對擊錘力能控制的自動化、定量化和智能化，是當前鍛造技術研究的熱點問題。本文以630KJ對擊錘系統(tǒng)為背景，對對擊鍛錘的力能測量進行了一定研究，其中主要介紹了對擊錘打擊過程中關鍵參數(shù)的提取到采集過程，再到后期對打擊力與打擊能量系統(tǒng)各個環(huán)節(jié)的組成和運行原理，為對擊錘的量化和力能控制和精確顯示提供了可靠的理論依據(jù)。本文做的工作主要包括：（1）重點介紹了630KJ對擊錘工作的基本原理，同時重點介紹了鍛錘在我國以及各個國家的發(fā)展歷史和應用背景。（2）由于對擊錘打擊瞬間會產(chǎn)生巨大的能量，需要提取這一瞬間對擊錘工作系統(tǒng)的兩個重要關鍵參數(shù)加速度和位移量，因此，設計了一款基于FPGA參數(shù)數(shù)據(jù)采集存儲硬件系統(tǒng)，采集提取打擊過程中五百毫秒內(nèi)的系統(tǒng)的關鍵參數(shù)，以便后續(xù)進行對擊錘打擊力能進行分析。（3）設計了基于FPGA的對擊錘力能采集存儲硬件外圍電路，設計AD采集電路采集上下錘頭的加速度參數(shù)：利用增量式編碼器搭建位移采集電路，設計以SRAM為核心的高速數(shù)據(jù)存儲外圍電路，完成打擊瞬間的數(shù)據(jù)存儲。，整個系統(tǒng)進行人機握手與PC數(shù)據(jù)通信。以及FPGA外圍核心電路，包括復位、配置、時鐘模塊，使整個系統(tǒng)能夠正常運行。（4）分析了對擊錘打擊過程中力能轉(zhuǎn)化中各個參數(shù)的物理量關系，并分析出最大打擊力與最大打擊能量的公式，為后續(xù)工作做好前期準備。（5），以verilog為邏輯編程語言進行開發(fā)，設計建立了AD采集模塊、SRAM數(shù)據(jù)存存儲模塊、串口控制模塊、打擊力能數(shù)字處理模塊、位移編碼器模塊、并對各部分邏輯進行仿真驗證，編寫testbench進行功能仿真，并將各模塊級聯(lián)進行完整功能仿真驗證。（6）將外圍電路系統(tǒng)和內(nèi)部邏輯電路進