【正文】 （5），以verilog為邏輯編程語(yǔ)言進(jìn)行開(kāi)發(fā)，設(shè)計(jì)建立了AD采集模塊、SRAM數(shù)據(jù)存存儲(chǔ)模塊、串口控制模塊、打擊力能數(shù)字處理模塊、位移編碼器模塊、并對(duì)各部分邏輯進(jìn)行仿真驗(yàn)證，編寫(xiě)testbench進(jìn)行功能仿真，并將各模塊級(jí)聯(lián)進(jìn)行完整功能仿真驗(yàn)證。以及FPGA外圍核心電路，包括復(fù)位、配置、時(shí)鐘模塊，使整個(gè)系統(tǒng)能夠正常運(yùn)行。（3）設(shè)計(jì)了基于FPGA的對(duì)擊錘力能采集存儲(chǔ)硬件外圍電路，設(shè)計(jì)AD采集電路采集上下錘頭的加速度參數(shù)：利用增量式編碼器搭建位移采集電路，設(shè)計(jì)以SRAM為核心的高速數(shù)據(jù)存儲(chǔ)外圍電路，完成打擊瞬間的數(shù)據(jù)存儲(chǔ)。本文做的工作主要包括：（1）重點(diǎn)介紹了630KJ對(duì)擊錘工作的基本原理，同時(shí)重點(diǎn)介紹了鍛錘在我國(guó)以及各個(gè)國(guó)家的發(fā)展歷史和應(yīng)用背景。對(duì)擊錘鍛造工業(yè)作為現(xiàn)代重工業(yè)制造領(lǐng)域的核心技術(shù)，世界各國(guó)就如如何提高對(duì)擊錘力能控制的自動(dòng)化、定量化和智能化，是當(dāng)前鍛造技術(shù)研究的熱點(diǎn)問(wèn)題。通過(guò)對(duì)不同的工件設(shè)定特點(diǎn)的打擊力度，不僅提高鍛件的加工質(zhì)量，并且提高了對(duì)擊錘的打擊效率。本章中介紹了參數(shù)采集設(shè)備的調(diào)試和現(xiàn)場(chǎng)采集過(guò)程，并根據(jù)物理學(xué)推算的力能數(shù)學(xué)模型與采集參數(shù)之間的關(guān)系，計(jì)算出實(shí)測(cè)的最大打擊力，打擊能量與公稱(chēng)標(biāo)準(zhǔn)之間的誤差，確認(rèn)此方案的可行性，并加以實(shí)施。(b)加速度參數(shù)波形圖 對(duì)于工件2，最大加速度出現(xiàn)在300ms到320ms之間，由于工件的不同，最大加速度出現(xiàn)的時(shí)間點(diǎn)也不同，因此打擊前加速時(shí)間t1也不同，各模具質(zhì)量也不相同，因此對(duì)應(yīng)最大打擊能量隨之不同。在采集到大量數(shù)據(jù)之后，將其保存，等待后續(xù)數(shù)據(jù)處理階段。 邏輯分析儀信號(hào)檢測(cè)圖將完成系統(tǒng)邏輯設(shè)計(jì)編譯后，配置STP文件，在軟件中顯示被測(cè)信號(hào)的波形，將其余上一章時(shí)序仿真與實(shí)際波形作對(duì)比，比較是否符合對(duì)擊錘打擊過(guò)程的技術(shù)要求，在對(duì)各信號(hào)進(jìn)行檢測(cè)后，將下載配置設(shè)置為AS模式，將程序固化到片外配置芯片EPCS4中，[59]。 硬件實(shí)物圖 FPGA硬件邏輯調(diào)試對(duì)擊錘打擊力能測(cè)量?jī)x的FPGA邏輯編寫(xiě)以及對(duì)整體時(shí)序性進(jìn)行驗(yàn)證，利用SigbalTap II嵌入式邏輯分析儀對(duì)各個(gè)信號(hào)進(jìn)行抓取驗(yàn)證。，在JTAG接口與AS下載配置接口，經(jīng)常會(huì)出現(xiàn)程序無(wú)法下載失敗的問(wèn)題，原因是其信號(hào)線(xiàn)需要拉高或拉低電阻，或者電壓為達(dá)到電路配置要求。因此焊接時(shí)需要十分仔細(xì)。由于本系統(tǒng)器件繁多，應(yīng)減少FPGA周邊器件的調(diào)試次數(shù)，JTAG下載接口反復(fù)拔插，或者熱插拔，旺旺會(huì)導(dǎo)致系統(tǒng)短路或者器件損壞，因此需要對(duì)FPGA系統(tǒng)進(jìn)行精簡(jiǎn)的調(diào)試步驟，在本設(shè)計(jì)中出現(xiàn)的幾個(gè)常見(jiàn)問(wèn)題如下：，由于FPGA芯片，USB芯片，232芯片，SRAM芯片都需要進(jìn)行供電，因此，需要更換負(fù)載能力更強(qiáng)的電源芯片，在外圍硬件設(shè)計(jì)中，已經(jīng)將采集部分電源與存儲(chǔ)電源分開(kāi)，目的就是防止電源負(fù)載能力不夠。電路板上電后，檢查各個(gè)電源電壓是否正常，然后編寫(xiě)各個(gè)模塊的測(cè)試程序，驗(yàn)證各個(gè)器件工作是否正常，本設(shè)計(jì)調(diào)試中，編寫(xiě)流水燈程序時(shí)，下載程序后，無(wú)法實(shí)現(xiàn)流水燈，檢查發(fā)現(xiàn)是貼片晶振外殼與電源斷路，使晶振無(wú)法起振，加入電壓信號(hào)，采集存儲(chǔ)測(cè)試信號(hào)輸出端時(shí)候符合對(duì)擊錘參數(shù)的設(shè)計(jì)指標(biāo)，由于加速度信號(hào)時(shí)交流信號(hào)，需要對(duì)AD采集模塊進(jìn)行外圍電路調(diào)整，調(diào)整參考電壓，測(cè)量加速度傳感器在AD采集后的變化量是否正常，分析信號(hào)的幅度、頻率參數(shù)是否達(dá)標(biāo)，由于FPGA并行執(zhí)行的特點(diǎn)，無(wú)法進(jìn)行斷電調(diào)試，因此，本課題采用分級(jí)，組合的調(diào)試方式，編寫(xiě)測(cè)試代碼，完成系統(tǒng)各個(gè)部分的硬件調(diào)試，在反復(fù)多次調(diào)試后，確認(rèn)系統(tǒng)工作正常，準(zhǔn)備對(duì)完整系統(tǒng)進(jìn)行下一步調(diào)試分析。在電路板上電之前，需要驗(yàn)證系統(tǒng)整體每個(gè)電路的正常運(yùn)行，電路靜態(tài)調(diào)試，測(cè)量各級(jí)直流電壓和電流是否正常工作正常，在本設(shè)計(jì)中的FPGA電路發(fā)現(xiàn)了短路和斷路現(xiàn)象，同樣難以檢查出虛假短路現(xiàn)象是電感和0歐電阻的測(cè)量，AD采集電路檢查時(shí)鐘信號(hào)線(xiàn)是否通路，可直接通過(guò)萬(wàn)用表測(cè)量。由于對(duì)擊錘打擊過(guò)程時(shí)間短促，時(shí)序的分析非常重要，如果沒(méi)有一個(gè)精確的時(shí)序控制，就難以捕捉到最大幅度的參數(shù)，因此，本章在加仿真激勵(lì)時(shí)，嚴(yán)格按照真實(shí)打擊階段的參數(shù)進(jìn)行模擬，在完成硬件邏輯的綜合編譯后，下一步著手對(duì)硬件外圍電路進(jìn)行調(diào)試，再結(jié)合邏輯代碼，聯(lián)合調(diào)試，使整個(gè)系統(tǒng)達(dá)到最佳狀態(tài)[56]。 usbctr測(cè)試數(shù)據(jù)圖可以觀(guān)察到數(shù)據(jù)有效的從SRAM寫(xiě)入U(xiǎn)SB芯片的FIFO，再?gòu)腢SB總線(xiàn)上傳到上位機(jī)軟件。為了保證狀態(tài)機(jī)的穩(wěn)定，對(duì)系統(tǒng)進(jìn)行兩拍的鎖存。同時(shí)給SRAM一個(gè)讀使能信號(hào)wrreq=1；如果讀使能信號(hào)FLAGC=0時(shí)，分配地址端地址FIFOADR[1:0]=。初始化狀態(tài)進(jìn)行讀寫(xiě)檢測(cè)。 狀態(tài)機(jī)設(shè)計(jì)在數(shù)字電路設(shè)計(jì)的重要手段，F(xiàn)PGA邏輯設(shè)計(jì)經(jīng)常使用硬件描述語(yǔ)言進(jìn)行狀態(tài)機(jī)設(shè)計(jì)，和以往的USB傳輸引擎不同的是，F(xiàn)PGA直接控制FX2內(nèi)部FIFO以及傳輸，控制部分完全和傳輸脫離， CY7C68013A中的FIFO控制SRAM與USB總線(xiàn)之間的緩存，當(dāng)FLAGA為空時(shí)，也就是說(shuō)，內(nèi)部傳輸指令FIFO已經(jīng)滿(mǎn)（full）標(biāo)志，通過(guò)USB總線(xiàn)掛載，將數(shù)據(jù)讀出，當(dāng)FLAGB為高電平時(shí)，表示已經(jīng)將FIFO讀空（empty），同時(shí)full置低，進(jìn)行寫(xiě)操作，這樣循環(huán)讀寫(xiě)，直至SRAM中地滿(mǎn)地址7ffff，將數(shù)據(jù)讀空，其很大程度上提高了總線(xiàn)的傳輸速度[54]。b0。 if(out_dr == 0) count = count 1。d1999。amp。b0。amp。b0。（b） 編碼器正轉(zhuǎn)仿真可以觀(guān)察到波形圖in_b滯后in_a相位90度，用in_z設(shè)置基準(zhǔn)零點(diǎn)，可以看到out_angle計(jì)數(shù)輸出按照遞增的計(jì)數(shù)方式。 end本模塊仿真選用自帶仿真軟件vector waveform file進(jìn)行功能仿真，（a）所示為反轉(zhuǎn)仿真圖。 if(reg_b == in_a) out_dr = 139。 else begin if(reg_a == in_b) out_dr = 139。amp。bz。cp_b 。 ///// 四倍頻assign cp_b = (~reg_b)^in_b。設(shè)計(jì)選用歐姆龍編碼器E6B2CWZ6C,分辨率為500（脈沖/旋轉(zhuǎn)），最高相應(yīng)頻率為100KHz，電源電壓為5V供電，將編碼器與機(jī)械滑輪相連形成一個(gè)位移傳感器，即編碼器一圈計(jì)數(shù)2000個(gè)脈沖，如圖5所示，錘頭將移動(dòng)2R的距離，因?yàn)樯舷洛N頭行程相等，均為400mm，SRAM的數(shù)據(jù)位是16位寬（可計(jì)數(shù)65535），足夠存下14558個(gè)脈沖。結(jié)合仿真結(jié)果，驗(yàn)證了該邏輯可以完成相應(yīng)的數(shù)據(jù)存儲(chǔ)功能。h31，即ASCII碼為1，讀取第一片SRAM中數(shù)據(jù)，片選ce_n1置低，we_n寫(xiě)信號(hào)置高，直至地址位最高位，同理，讀取其他兩路數(shù)據(jù)，對(duì)應(yīng)ASCII碼為3。利用這種時(shí)序，有效解決了數(shù)據(jù)線(xiàn)與地址線(xiàn)復(fù)用所帶來(lái)的困擾。三路使能信號(hào)在觸發(fā)后，按照狀態(tài)機(jī)循環(huán)使能，執(zhí)行狀態(tài)機(jī)，使數(shù)據(jù)分時(shí)寫(xiě)入SRAM中，低電平持續(xù)一個(gè)端的低電平，目的是為了增加數(shù)據(jù)的可靠性。 狀態(tài)機(jī)詳解圖采集得到的物理量分別是上下錘頭的加速度和位移的變化量，本狀態(tài)機(jī)在觸發(fā)后進(jìn)行存儲(chǔ)，其狀態(tài)機(jī)流程為S0~S3數(shù)據(jù)寫(xiě)入過(guò)程，按照一、三片SRAM按地址加一循環(huán)寫(xiě)入直至SRAM3寫(xiě)到滿(mǎn)地址等待串口下發(fā)命令讀取數(shù)據(jù)到上位機(jī)，讀取的過(guò)程是進(jìn)行整片讀取的，由于SRAM寫(xiě)入時(shí)間為8ns~12ns因此這個(gè)時(shí)間可以忽略不計(jì)，讀取的數(shù)據(jù)為觸發(fā)后這短時(shí)間內(nèi)加速度和位移的變化量。 SRAM存儲(chǔ)模塊設(shè)計(jì)打擊力能關(guān)系分析的基礎(chǔ)是數(shù)據(jù)存儲(chǔ)[50]，因此SRAM數(shù)據(jù)總線(xiàn)和地址總線(xiàn)將其復(fù)用，因此不能同時(shí)寫(xiě)入SRAM，因此需要做一個(gè)觸發(fā)時(shí)序設(shè)計(jì)，在不同時(shí)間使能，將其寫(xiě)入SRAM，、存儲(chǔ)器IS61LV51216它的存儲(chǔ)容量512Kbyte雙字?jǐn)?shù)據(jù)[51]，鑒于FPGA片內(nèi)邏輯可以并行執(zhí)行的特點(diǎn)，多路AD信號(hào)并行數(shù)據(jù)采集，可將各組數(shù)據(jù)分別寫(xiě)入對(duì)應(yīng)的SRAM，將其寫(xiě)滿(mǎn)，由于在硬件設(shè)計(jì)的過(guò)程中，存儲(chǔ)系統(tǒng)的地址與數(shù)據(jù)線(xiàn)是復(fù)用的，不能同時(shí)寫(xiě)入或者讀出[52]，因此需要設(shè)計(jì)一個(gè)狀態(tài)機(jī)，來(lái)處理數(shù)據(jù)的存儲(chǔ)過(guò)程，三片SRAM通過(guò)片選將其分開(kāi)， 用原始晶振在在不同時(shí)刻產(chǎn)生三路使能高電平，形成時(shí)序差，在每一路高電平使能寫(xiě)入采集的參數(shù)物理量，兩路led用來(lái)檢測(cè)寫(xiě)滿(mǎn)或讀空，使整個(gè)系統(tǒng)更加直觀(guān)。 串口TXD 串口TXD的作用，因?yàn)樵谇捌?，USB時(shí)序控制相對(duì)復(fù)雜，數(shù)據(jù)需要發(fā)送上位機(jī)進(jìn)行調(diào)試，因此，設(shè)計(jì)一個(gè)串口TXD模塊，負(fù)責(zé)將sram中的數(shù)據(jù)進(jìn)行上傳。端口說(shuō)明：輸出：1. tx 串口數(shù)據(jù)發(fā)送輸入：1. stb 輸入數(shù)據(jù)已好信號(hào)2. dat 待發(fā)送數(shù)據(jù)3. clk 時(shí)鐘4. rst 復(fù)位信號(hào)，低電平有效參數(shù)說(shuō)明:BAUDRATE 波特率時(shí)鐘分頻系數(shù)，波特率=clk/BAUDRATE；BAUDRATE_WIDTH BAUDRATE數(shù)據(jù)寬度；本系統(tǒng)選用波特率為115200，因此分頻系數(shù)為26，數(shù)據(jù)寬度為16位。在FPGA中，可以任意設(shè)置IO端口作為串口使用，本模塊功能是將并行輸入的 8位數(shù)據(jù)在數(shù)據(jù)已好信號(hào)有效時(shí)，通過(guò)串口串行發(fā)送。并對(duì)AD模塊的功能進(jìn)行了仿真[47]。 AD9226采集模塊設(shè)計(jì) AD9226時(shí)序圖根據(jù)AD9226的芯片手冊(cè)，而AD9226只需要外部供電和時(shí)鐘支持就可以進(jìn)行工作。 觸發(fā)模塊頂層模塊圖其工作流程仿真過(guò)程如圖所示： 觸發(fā)模塊頂層模塊圖，霍爾傳感器觸發(fā)信號(hào)Pulse_IN與繼電器Check_Relay檢測(cè)信號(hào)保持高電平1，繼電器控制信號(hào)RLY_CTL=1與觸發(fā)信號(hào)Pulse_OUT=0；， 握手信號(hào)RS485_rec回復(fù) ASCII碼A作為回復(fù)命令，此時(shí)繼電器控制信號(hào)RLY_CTL=0與觸發(fā)信號(hào)依然為Pulse_OUT=0； 觸發(fā)模塊頂層模塊圖，Pulse_IN=1與繼電器Check_Relay=0，觸發(fā)信號(hào)Pulse_OUT由低電平變?yōu)楦唠娖接|發(fā)后啟動(dòng)采集。 FPGA內(nèi)部模塊與外圍電路接口框圖系統(tǒng)設(shè)計(jì)邏輯電路主要完成FPGA內(nèi)部對(duì)于本系統(tǒng)的設(shè)計(jì)方案的時(shí)序?qū)崿F(xiàn)[45]，通過(guò)霍爾傳感器釋放觸發(fā)信號(hào)，高電平變?yōu)榈碗娖?，啟?dòng)AD采集和位移編碼器計(jì)數(shù)，AD9226將12位數(shù)字信號(hào)，經(jīng)過(guò)處理存儲(chǔ)在SRAM中，位移的變化過(guò)程同時(shí)被記錄，由于SRAM總線(xiàn)復(fù)用，設(shè)計(jì)狀態(tài)機(jī)實(shí)現(xiàn)存儲(chǔ)器的讀寫(xiě)功能，并結(jié)合USB芯片內(nèi)部FIFO進(jìn)行邏輯控制，利用485電路下發(fā)指令，進(jìn)行數(shù)據(jù)上傳，由此實(shí)現(xiàn)一個(gè)完整的參數(shù)高速采集、存儲(chǔ)，通信系統(tǒng)，并綜合仿真驗(yàn)證完整電路時(shí)序的正確性[46]。并對(duì)其對(duì)各模塊進(jìn)行功能仿真驗(yàn)證。在確定選用的芯片與編程語(yǔ)言后，需要對(duì)整體編譯流程做一個(gè)系統(tǒng)的方案，對(duì)采集參數(shù)的物理量做一個(gè)具體的寄存器流向分析，并對(duì)各個(gè)模塊進(jìn)行編譯，仿真。省去了熟悉語(yǔ)法這個(gè)學(xué)習(xí)的過(guò)程；其次，在modelsim系統(tǒng)仿真上擁有大量系統(tǒng)函數(shù)可供仿真調(diào)用[43]，大大節(jié)省了編寫(xiě)代碼的時(shí)間；第三，在模塊結(jié)構(gòu)方面，verilog語(yǔ)言的靈活性更大，不同與VHDL相對(duì)語(yǔ)法較為嚴(yán)格；第四，在結(jié)構(gòu)模型方面。由于本系統(tǒng)需要的IO資源較多，并且邏輯資源并不多因此選用EP1C12Q240C8N芯片作為主板的控制核心，其內(nèi)部還有2910到20060個(gè)邏輯單元，支持串行配置，IO端口電平支持LVTTL、LVCOMS等電平標(biāo)準(zhǔn)，最高IO口電平速度可以達(dá)到640Mbps。本課題需要驗(yàn)證仿真模塊包含有：1. AD9226采集模塊的時(shí)序仿真[40]；2. SARM存儲(chǔ)模塊時(shí)序仿真；3. USB通信模塊的時(shí)序仿真；4. 串口模塊的時(shí)序仿真；5. 編碼器模塊的時(shí)序仿真；6. 頂層模塊完整輸入輸出時(shí)序驗(yàn)證。建立功能仿真。在開(kāi)發(fā)之前，首先需要了解開(kāi)發(fā)環(huán)境的六大設(shè)計(jì)流程，首先建立文件夾創(chuàng)建工程，其次設(shè)計(jì)輸入，編寫(xiě)代碼，單線(xiàn)程編譯，綜合編譯，第三，仿真驗(yàn)證，第四，下載調(diào)試， QuartusⅡ一般設(shè)計(jì)流程 Modelsim仿真介紹對(duì)擊錘打擊過(guò)程極短，如何在短時(shí)間內(nèi)采集到準(zhǔn)確的數(shù)據(jù)，對(duì)時(shí)序的分析是第一步，由于quartusII軟件中自帶仿真器編譯復(fù)雜，設(shè)置相對(duì)繁瑣，modelsim是目前最好的一款硬件描述語(yǔ)言仿真軟件，可以在quartusII中直接生成仿真激勵(lì)模板，調(diào)用modelsim進(jìn)行仿真，它采用TCL/TK技術(shù)和單一內(nèi)核仿真技術(shù)，能夠直接優(yōu)化和編譯，仿真速度快，編譯的代碼與平臺(tái)無(wú)關(guān)，仿真界面直觀(guān)易懂，易于上手，是FPGA設(shè)計(jì)仿真階段的第一選擇。 QuartusII可編程邏輯開(kāi)發(fā)軟件是Altera公司集成化專(zhuān)用開(kāi)發(fā)工具，專(zhuān)門(mén)為其FPGA與CPLD芯片設(shè)計(jì)提供開(kāi)發(fā)平臺(tái)，使用QuartusII可完成從設(shè)計(jì)輸入，綜合編譯，到仿真下載的完整開(kāi)發(fā)過(guò)程，是該公司最新開(kāi)發(fā)的集成型EDA設(shè)計(jì)軟件。在本設(shè)計(jì)中，F(xiàn)PGA控制著參數(shù)采集電路和SRAM數(shù)據(jù)存儲(chǔ)模塊，數(shù)據(jù)通信模塊，控制著總數(shù)據(jù)流方向，作用于硬件控制系統(tǒng)的每一個(gè)環(huán)節(jié)。則下錘頭打擊瞬間的速度： （）下錘頭打擊后的回彈速度： （）若設(shè)、時(shí)，則有 （）恢復(fù)系數(shù)： （） （） （）打擊能量（鍛件吸收的能量）： （）打擊時(shí)間：打擊力： （）最大打擊能量: （）本章630KJ對(duì)擊模鍛錘為原型，分析打擊過(guò)程中的鍛錘、上下錘頭、打擊行程時(shí)間的物理量關(guān)系，并總結(jié)出打擊力、打擊能量與加速度、打擊行程之間的潛在關(guān)系，為定量分析最大打擊力、最大打