【正文】 題選用IS61LV51216高速異步存儲器SRAM作為對擊錘力能參數(shù)采集的存儲芯片，其存儲容量為512Kbyte，16位數(shù)據(jù)總線，18位地址總線，由于AD采樣時間為1us，鑒于FPGA片內(nèi)邏輯電路并行執(zhí)行的特點，兩路AD并行進(jìn)行數(shù)據(jù)采集，將上下錘頭的運動物理量加速度分別存儲到相應(yīng)的SRAM中，同時將數(shù)據(jù)寫滿，由于FPGA引腳資源有限，將三片SRAM芯片的數(shù)據(jù)總線與地址總線進(jìn)行服用，通過片選信號將其分開，通過這種硬件處理，大大節(jié)省了硬件資源，同時減少了PCB布線的難度，同時提高了系統(tǒng)的穩(wěn)定性，實現(xiàn)多片級聯(lián)，從而實現(xiàn)數(shù)據(jù)的存儲功能，達(dá)到高速存儲，同步的技術(shù)指標(biāo)。 固件下載界面 FPGA外圍電路設(shè)計采集測量硬件電路時以Cyclone 系列FPGA芯片EP1C12Q240C8為核心，采用主動和被動兩種配置模式，設(shè)計FPGA的最小系統(tǒng)，使整個硬件系統(tǒng)可以正常工作，以下是FPGA外圍電路必有的幾大電路。 IMP811T系統(tǒng)復(fù)位電路圖 FPGA時鐘電路FPGA最小系統(tǒng)電路的時鐘采用48Mhz，為整個硬件電路提供驅(qū)動時鐘，一個可靠的時鐘是非常重要的，在晶振的第3引腳上拉一個33歐的電阻，其目的是為了避免反射波疊加引發(fā)的干擾現(xiàn)象，由于電阻與輸入電容的共同作用，晶振產(chǎn)生的方波轉(zhuǎn)換為近似正弦波，形成RC積分平滑電路，如果缺少這個電阻，晶振將可能引起諧波干擾，加上電阻，即使信號的完整性受到一定的干擾，但是晶振信號時需要后期放大整形才作為時鐘信號，所以，其影響不大，其電阻的阻值取決于輸入等效電容，有源晶振的輸出阻抗和輸入阻抗等因素，有源晶振將供采集模塊的分頻時鐘和USB芯片的外部時鐘。? 電源的設(shè)計，在本系統(tǒng)中，采用12V直流電源進(jìn)行供電，同時AD，F(xiàn)PGA，SRAM，USB芯片需要不同的電壓，合理選擇穩(wěn)壓芯片，合理布局布線是系統(tǒng)正常工作的先決條件。 在布局FPGA中，由于系統(tǒng)對信號的穩(wěn)定性及精度要求高，因此，為了得到穩(wěn)定的直流電源，在FPGA芯片周圍需要用大量電容進(jìn)行去耦，并且將兩種配置接口排布在其周圍，如果距離過遠(yuǎn)，阻抗增大，有可能導(dǎo)致驅(qū)動力不夠，使程序無法載入。 本章詳細(xì)介紹了以FPGA系統(tǒng)為核心的外圍硬件電路設(shè)計，包含有AD采集電路中的時鐘，分辨率等等，三路高速存儲系統(tǒng)外圍硬件設(shè)計，串口通信與USB通信芯片外圍電路。對擊錘在打擊瞬間具有的能量為 （） 其中打擊瞬間打擊能量； 、上、下錘頭質(zhì)量； 、上、下錘頭打擊瞬間速度。 打擊能量分析對擊錘在打擊瞬間聚積打擊總能量為 （）打擊瞬間后上錘頭回彈速度表示為： （）下錘頭回彈速度為： （）兩錘頭對擊后的剩余能量： （）鍛件吸收的能量： （） 加速度波形分析。在開發(fā)之前，首先需要了解開發(fā)環(huán)境的六大設(shè)計流程，首先建立文件夾創(chuàng)建工程，其次設(shè)計輸入，編寫代碼，單線程編譯，綜合編譯，第三，仿真驗證，第四，下載調(diào)試， QuartusⅡ一般設(shè)計流程 Modelsim仿真介紹對擊錘打擊過程極短，如何在短時間內(nèi)采集到準(zhǔn)確的數(shù)據(jù)，對時序的分析是第一步，由于quartusII軟件中自帶仿真器編譯復(fù)雜，設(shè)置相對繁瑣，modelsim是目前最好的一款硬件描述語言仿真軟件，可以在quartusII中直接生成仿真激勵模板，調(diào)用modelsim進(jìn)行仿真，它采用TCL/TK技術(shù)和單一內(nèi)核仿真技術(shù)，能夠直接優(yōu)化和編譯，仿真速度快，編譯的代碼與平臺無關(guān)，仿真界面直觀易懂，易于上手，是FPGA設(shè)計仿真階段的第一選擇。省去了熟悉語法這個學(xué)習(xí)的過程；其次，在modelsim系統(tǒng)仿真上擁有大量系統(tǒng)函數(shù)可供仿真調(diào)用[43]，大大節(jié)省了編寫代碼的時間；第三，在模塊結(jié)構(gòu)方面，verilog語言的靈活性更大，不同與VHDL相對語法較為嚴(yán)格；第四，在結(jié)構(gòu)模型方面。 觸發(fā)模塊頂層模塊圖其工作流程仿真過程如圖所示： 觸發(fā)模塊頂層模塊圖，霍爾傳感器觸發(fā)信號Pulse_IN與繼電器Check_Relay檢測信號保持高電平1，繼電器控制信號RLY_CTL=1與觸發(fā)信號Pulse_OUT=0；， 握手信號RS485_rec回復(fù) ASCII碼A作為回復(fù)命令，此時繼電器控制信號RLY_CTL=0與觸發(fā)信號依然為Pulse_OUT=0； 觸發(fā)模塊頂層模塊圖，Pulse_IN=1與繼電器Check_Relay=0，觸發(fā)信號Pulse_OUT由低電平變?yōu)楦唠娖接|發(fā)后啟動采集。端口說明：輸出：1. tx 串口數(shù)據(jù)發(fā)送輸入：1. stb 輸入數(shù)據(jù)已好信號2. dat 待發(fā)送數(shù)據(jù)3. clk 時鐘4. rst 復(fù)位信號，低電平有效參數(shù)說明:BAUDRATE 波特率時鐘分頻系數(shù)，波特率=clk/BAUDRATE；BAUDRATE_WIDTH BAUDRATE數(shù)據(jù)寬度；本系統(tǒng)選用波特率為115200，因此分頻系數(shù)為26，數(shù)據(jù)寬度為16位。三路使能信號在觸發(fā)后，按照狀態(tài)機循環(huán)使能，執(zhí)行狀態(tài)機，使數(shù)據(jù)分時寫入SRAM中，低電平持續(xù)一個端的低電平，目的是為了增加數(shù)據(jù)的可靠性。設(shè)計選用歐姆龍編碼器E6B2CWZ6C,分辨率為500（脈沖/旋轉(zhuǎn)），最高相應(yīng)頻率為100KHz，電源電壓為5V供電，將編碼器與機械滑輪相連形成一個位移傳感器，即編碼器一圈計數(shù)2000個脈沖，如圖5所示，錘頭將移動2R的距離，因為上下錘頭行程相等，均為400mm，SRAM的數(shù)據(jù)位是16位寬（可計數(shù)65535），足夠存下14558個脈沖。amp。（b） 編碼器正轉(zhuǎn)仿真可以觀察到波形圖in_b滯后in_a相位90度，用in_z設(shè)置基準(zhǔn)零點，可以看到out_angle計數(shù)輸出按照遞增的計數(shù)方式。amp。 狀態(tài)機設(shè)計在數(shù)字電路設(shè)計的重要手段，F(xiàn)PGA邏輯設(shè)計經(jīng)常使用硬件描述語言進(jìn)行狀態(tài)機設(shè)計，和以往的USB傳輸引擎不同的是，F(xiàn)PGA直接控制FX2內(nèi)部FIFO以及傳輸，控制部分完全和傳輸脫離， CY7C68013A中的FIFO控制SRAM與USB總線之間的緩存，當(dāng)FLAGA為空時，也就是說，內(nèi)部傳輸指令FIFO已經(jīng)滿（full）標(biāo)志，通過USB總線掛載，將數(shù)據(jù)讀出，當(dāng)FLAGB為高電平時，表示已經(jīng)將FIFO讀空（empty），同時full置低，進(jìn)行寫操作，這樣循環(huán)讀寫，直至SRAM中地滿地址7ffff，將數(shù)據(jù)讀空，其很大程度上提高了總線的傳輸速度[54]。 usbctr測試數(shù)據(jù)圖可以觀察到數(shù)據(jù)有效的從SRAM寫入USB芯片的FIFO，再從USB總線上傳到上位機軟件。由于本系統(tǒng)器件繁多，應(yīng)減少FPGA周邊器件的調(diào)試次數(shù)，JTAG下載接口反復(fù)拔插，或者熱插拔，旺旺會導(dǎo)致系統(tǒng)短路或者器件損壞，因此需要對FPGA系統(tǒng)進(jìn)行精簡的調(diào)試步驟，在本設(shè)計中出現(xiàn)的幾個常見問題如下：，由于FPGA芯片，USB芯片，232芯片，SRAM芯片都需要進(jìn)行供電，因此，需要更換負(fù)載能力更強的電源芯片，在外圍硬件設(shè)計中，已經(jīng)將采集部分電源與存儲電源分開，目的就是防止電源負(fù)載能力不夠。 邏輯分析儀信號檢測圖將完成系統(tǒng)邏輯設(shè)計編譯后，配置STP文件，在軟件中顯示被測信號的波形，將其余上一章時序仿真與實際波形作對比，比較是否符合對擊錘打擊過程的技術(shù)要求，在對各信號進(jìn)行檢測后，將下載配置設(shè)置為AS模式，將程序固化到片外配置芯片EPCS4中，[59]。通過對不同的工件設(shè)定特點的打擊力度，不僅提高鍛件的加工質(zhì)量，并且提高了對擊錘的打擊效率。以及FPGA外圍核心電路，包括復(fù)位、配置、時鐘模塊，使整個系統(tǒng)能夠正常運行。（3）設(shè)計了基于FPGA的對擊錘力能采集存儲硬件外圍電路，設(shè)計AD采集電路采集上下錘頭的加速度參數(shù)：利用增量式編碼器搭建位移采集電路，設(shè)計以SRAM為核心的高速數(shù)據(jù)存儲外圍電路，完成打擊瞬間的數(shù)據(jù)存儲。本章中介紹了參數(shù)采集設(shè)備的調(diào)試和現(xiàn)場采集過程，并根據(jù)物理學(xué)推算的力能數(shù)學(xué)模型與采集參數(shù)之間的關(guān)系，計算出實測的最大打擊力，打擊能量與公稱標(biāo)準(zhǔn)之間的誤差，確認(rèn)此方案的可行性，并加以實施。 硬件實物圖 FPGA硬件邏輯調(diào)試對擊錘打擊力能測量儀的FPGA邏輯編寫以及對整體時序性進(jìn)行驗證，利用SigbalTap II嵌入式邏輯分析儀對各個信號進(jìn)行抓取驗證。電路板上電后，檢查各個電源電壓是否正常，然后編寫各個模塊的測試程序，驗證各個器件工作是否正常，本設(shè)計調(diào)試中，編寫流水燈程序時，下載程序后，無法實現(xiàn)流水燈，檢查發(fā)現(xiàn)是貼片晶振外殼與電源斷路，使晶振無法起振，加入電壓信號，采集存儲測試信號輸出端時候符合對擊錘參數(shù)的設(shè)計指標(biāo)，由于加速度信號時交流信號，需要對AD采集模塊進(jìn)行外圍電路調(diào)整，調(diào)整參考電壓，測量加速度傳感器在AD采集后的變化量是否正常，分析信號的幅度、頻率參數(shù)是否達(dá)標(biāo)，由于FPGA并行執(zhí)行的特點，無法進(jìn)行斷電調(diào)試，因此，本課題采用分級，組合的調(diào)試方式，編寫測試代碼，完成系統(tǒng)各個部分的硬件調(diào)試，在反復(fù)多次調(diào)試后，確認(rèn)系統(tǒng)工作正常，準(zhǔn)備對完整系統(tǒng)進(jìn)行下一步調(diào)試分析。為了保證狀態(tài)機的穩(wěn)定，對系統(tǒng)進(jìn)行兩拍的鎖存。b0。b0。 end本模塊仿真選用自帶仿真軟件vector waveform file進(jìn)行功能仿真，（a）所示為反轉(zhuǎn)仿真圖。bz。結(jié)合仿真結(jié)果，驗證了該邏輯可以完成相應(yīng)的數(shù)據(jù)存儲功能。 狀態(tài)機詳解圖采集得到的物理量分別是上下錘頭的加速度和位移的變化量，本狀態(tài)機在觸發(fā)后進(jìn)行存儲，其狀態(tài)機流程為S0~S3數(shù)據(jù)寫入過程，按照一、三片SRAM按地址加一循環(huán)寫入直至SRAM3寫到滿地址等待串口下發(fā)命令讀取數(shù)據(jù)到上位機，讀取的過程是進(jìn)行整片讀取的，由于SRAM寫入時間為8ns~12ns因此這個時間可以忽略不計，讀取的數(shù)據(jù)為觸發(fā)后這短時間內(nèi)加速度和位移的變化量。在FPGA中，可以任意設(shè)置IO端口作為串口使用，本模塊功能是將并行輸入的 8位數(shù)據(jù)在數(shù)據(jù)已好信號有效時，通過串口串行發(fā)送。 FPGA內(nèi)部模塊與外圍電路接口框圖系統(tǒng)設(shè)計邏輯電路主要完成FPGA內(nèi)部對于本系統(tǒng)的設(shè)計方案的時序?qū)崿F(xiàn)[45]，通過霍爾傳感器釋放觸發(fā)信號，高電平變?yōu)榈碗娖剑瑔覣D采集和位移編碼器計數(shù)，AD9226將12位數(shù)字信號，經(jīng)過處理存儲在SRAM中，位移的變化過程同時被記錄，由于SRAM總線復(fù)用，設(shè)計狀態(tài)機實現(xiàn)存儲器的讀寫功能，并結(jié)合USB芯片內(nèi)部FIFO進(jìn)行邏輯控制，利用485電路下發(fā)指令，進(jìn)行數(shù)據(jù)上傳，由此實現(xiàn)一個完整的參數(shù)高速采集、存儲，通信系統(tǒng)，并綜合仿真驗證完整電路時序的正確性[46]。由于本系統(tǒng)需要的IO資源較多，并且邏輯資源并不多因此選用EP1C12Q240C8N芯片作為主板的控制核心，其內(nèi)部還有2910到20060個邏輯單元，支持串行配置，IO端口電平支持LVTTL、LVCOMS等電平標(biāo)準(zhǔn)，最高IO口電平速度可以達(dá)到640Mbps。 QuartusII可編程邏輯開發(fā)軟件是Altera公司集成化專用開發(fā)工具，專門為其FPGA與CPLD芯片設(shè)計提供開發(fā)平臺，使用QuartusII可完成從設(shè)計輸入，綜合編譯，到仿真下載的完整開發(fā)過程，是該公司最新開發(fā)的集成型EDA設(shè)計軟件。由動量守恒有 （）其中VC為打擊過程中上下錘頭系統(tǒng)的重心速度。 對擊錘打擊結(jié)構(gòu)力能分析標(biāo)準(zhǔn)規(guī)格打擊能量標(biāo)示。，從電磁學(xué)的角度出發(fā)，不要在案子中出現(xiàn)尖角，由于這樣類似于一個發(fā)射天線，因此邊界使用圓弧線。由于是高速采集版圖設(shè)計，因此各個信號線之間不能過長，否則可能導(dǎo)致信號完整性的缺失或其中夾雜著很多噪聲干擾，也可能影響系統(tǒng)的采集時間，增加系統(tǒng)的延時，如果PCB布局過于狹窄，可能導(dǎo)致在焊接時難以下手，同時導(dǎo)致整體的散熱性能減小，降低硬件電路的使用壽命，增加布線難度，走線與走線的距離太近造成相互之間的串?dāng)_，嚴(yán)重情況下致使硬件電路板設(shè)計失敗，因此，在PCB設(shè)計時需要對電路板的大小，功能，進(jìn)行合理的分配。通過這兩種配置下載方式可以實現(xiàn)FPGA系統(tǒng)的在線快速調(diào)試和掉電固件配置模式，實現(xiàn)了FPGA系統(tǒng)從實驗調(diào)試到實際應(yīng)用的完美設(shè)計流程。 USB接口的固件燒寫由于需要配置芯片工作方式，因此需要安裝相關(guān)固件燒寫軟件， USB驅(qū)動安裝安裝驅(qū)動之后，選擇68013A固件進(jìn)行配置。AD采集是本課題數(shù)據(jù)分析的第一步，將加速度信號轉(zhuǎn)化為數(shù)字信號，通過FPGA進(jìn)行數(shù)據(jù)流控制，對AD轉(zhuǎn)換器的啟動，停止，數(shù)據(jù)的流向進(jìn)行控制，AD轉(zhuǎn)化器選用高速AD9226作為前期采集芯片，其最高采樣頻率可以達(dá)到65Msps ，、12位分辨率（附加移位溢出指示位）、低功耗（475mv），同時具備高信噪比（69db），由于原始時鐘為48Mhz，本設(shè)計將其分頻得到的1Mhz，周期為1us作為模數(shù)轉(zhuǎn)化的采樣頻率。SRAM數(shù)據(jù)存儲功能：采集完畢后，進(jìn)入到系統(tǒng)的存儲階段，將AD轉(zhuǎn)換的參數(shù)數(shù)據(jù)存入SRAM中，完成存儲數(shù)據(jù)的作用。2) 核心控制芯片：EP1C12Q240I8；3) 存儲芯片：IS61LV51216；4) USB通信芯片：CY7C68013A128；(7)在本硬件系統(tǒng)中，原始輸入電源為12V直流電，通過外部接入方式，其他各級電源電壓分別為5V、為整個硬件系統(tǒng)供電[29]。 位移傳感器的工作原理通過對對擊錘工作原理的學(xué)習(xí)與對擊錘測量環(huán)境的研究，決定將系統(tǒng)分成三部分來研究實現(xiàn)測量目的。，支持可編程深度為4倍大小，其中EP2與EP6其編程緩沖區(qū)為512和1024B,EP4，EP8的緩沖區(qū)固定為512字節(jié)，深度為2倍，將其配置為不同的配置方式，可實現(xiàn)不同位數(shù)，速度的緩存需求。它利用晶體管來存儲數(shù)據(jù)。 模擬信號進(jìn)行模數(shù)轉(zhuǎn)化，成為數(shù)字信號，數(shù)字信號僅有0和1的區(qū)分，與模擬信號相比其高電平對應(yīng)為0