fpga競(jìng)爭(zhēng)冒險(xiǎn)詳解-全文預(yù)覽
【正文】 對(duì)于相對(duì)延遲小的支路，加上毛刺寬度的延遲可以消除毛刺。在仿真時(shí)，我們也可能會(huì)發(fā)現(xiàn)在FPGA器件對(duì)外輸出引腳上有輸出毛刺，但由于毛刺很短,加上PCB本身的寄生參數(shù),大多數(shù)情況下,毛刺通過PCB走線,基本可以自然被慮除，不用再外加阻容濾波。圖7說明了這種方法，采樣脈沖信號(hào)從輸入引腳“SAMPLE”引入。這樣可以避免產(chǎn)生的毛刺影響輸出波形。但該法對(duì)于計(jì)數(shù)器型產(chǎn)生的毛刺是無法消除的。任何一點(diǎn)毛刺都可能使系統(tǒng)出錯(cuò)。時(shí)鐘端口、清零和置位端口對(duì)毛刺信號(hào)十分敏感，任何一點(diǎn)毛刺都可能會(huì)使系統(tǒng)出錯(cuò)，因此判斷邏輯電路中是否存在冒險(xiǎn)以及如何避免冒險(xiǎn)是設(shè)計(jì)人員必須要考慮的問題?？梢愿爬ǖ闹v，只要輸入信號(hào)不同時(shí)變化，(經(jīng)過內(nèi)部走線)組合邏輯必將產(chǎn)生毛刺。由于存在這兩方面因素，多路信號(hào)的電平值發(fā)生變化時(shí)，在信號(hào)變化的瞬間，組合邏輯的輸出有先后順序，并不是同時(shí)變化,往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，這些尖峰信號(hào)稱為“毛刺”。3 競(jìng)爭(zhēng)冒險(xiǎn) 在組合電路中，當(dāng)邏輯門有兩個(gè)互補(bǔ)輸入信號(hào)同時(shí)向相反狀態(tài)變化時(shí)，輸出端可能產(chǎn)生過渡干擾脈沖的現(xiàn)象，稱為競(jìng)爭(zhēng)冒險(xiǎn)。圖4 邏輯單元(LE)內(nèi)部結(jié)構(gòu)(3) 器件內(nèi)部信號(hào)的互連和器件引出端之間的信號(hào)互連由快速通道(FastTrack)連線提供，F(xiàn)astTrack遍布于整個(gè)FLEX10KE器件，是一系列水平和垂直走向的連續(xù)式布線通道。LAB 構(gòu)成了FLEX10KE的“粗粒度”結(jié)構(gòu)，有利于EDA軟件進(jìn)行布局布線，優(yōu)化器件的利用，提高性能。EAB是在輸入輸出口上具有寄存器的能變形的RAM塊。FLEX10KE系列器件的結(jié)構(gòu)和工作原理在Altera的FPGA器件中具有典型性，下面以此類器件為例，介紹PFGA的結(jié)構(gòu)。使用SRAM的FPGA器件，在工作前需要從芯片外部加載配置數(shù)據(jù)，這些配置數(shù)據(jù)可以存放在片外的EPROM或其他存儲(chǔ)體上，人們可以控制加載過程，在現(xiàn)場(chǎng)修改器件的邏輯功能。但和所有的數(shù)字電路一樣，F(xiàn)PGA電路中也存在毛刺問題。1 引言 現(xiàn)場(chǎng)可編程門陣列(FPGA)在結(jié)構(gòu)上由邏輯功能塊排列為陣列，并由可編程的內(nèi)部連線連接這些功能塊，來實(shí)現(xiàn)一定的邏輯功能。利用FPGA的可重配置功能，可以在使用過程中，在不改變所設(shè)計(jì)的設(shè)備的硬件電路情況下，改變?cè)O(shè)備的功能。2 FPGA的功能和結(jié)構(gòu)特點(diǎn) FPGA的功能 FPGA的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定，在工作時(shí)，這些配置數(shù)據(jù)存放在片內(nèi)的SRAM或者熔絲圖上。圖2分別是4輸入LUT的實(shí)際邏輯電路和LUT的實(shí)現(xiàn)方式。嵌入式陣列由一系列嵌入式陣列塊(EAB)構(gòu)成。每個(gè)LAB包含八個(gè)LE和一些局部互連。LE的內(nèi)部結(jié)構(gòu)如圖4所示。IOE位于快速
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