fpga競爭冒險(xiǎn)詳解-wenkub
2023-07-09 18:34:35 本頁面
【正文】 連鏈(Cascade)。(2) 邏輯陣列用來實(shí)現(xiàn)普通邏輯功能，如計(jì)數(shù)器、加法器、狀態(tài)機(jī)等。其內(nèi)部結(jié)構(gòu)如圖3所示:圖3 FLEX10KE內(nèi)部結(jié)構(gòu) FLEX10KE內(nèi)部結(jié)構(gòu)包含嵌入式陣列塊(EAB，Embedded Array Block)、邏輯陣列塊(LAB，Logic Array Block)、快速通道(Fast Track)互連和輸入/輸出單元(I/O Element,IOE)四部分。圖1 實(shí)際邏輯電路圖2 LUT的實(shí)現(xiàn)方式 FPGA的結(jié)構(gòu)特點(diǎn) FPGA使用了可編程的查找表(Look Up Table ,LUT)結(jié)構(gòu)，LUT是可編程的最小邏輯構(gòu)成單元。它的出現(xiàn)會影響電路工作的可靠性、穩(wěn)定性，嚴(yán)重時(shí)會導(dǎo)致整個(gè)數(shù)字系統(tǒng)的誤動作和邏輯紊亂。 FPGA可以替代其他PLD或者各種中小規(guī)模數(shù)字邏輯芯片在數(shù)字系統(tǒng)中廣泛應(yīng)用，也是實(shí)現(xiàn)具有不同邏輯功能ASIC的有效辦法。FPGA是進(jìn)行原型設(shè)計(jì)最理想的載體，原型機(jī)的最初框架和實(shí)現(xiàn)通過PFGA來驗(yàn)證，可以降低成本、縮短開發(fā)周期。在此詳細(xì)論述了解決此問題的多種方法。大部分FPGA采用基于SRAM的查找表邏輯形成結(jié)構(gòu)，就是用SRAM(靜態(tài)隨機(jī)存儲器)來構(gòu)成邏輯函數(shù)發(fā)生器。(1) 嵌入式陣列用來實(shí)現(xiàn)各種存儲器及復(fù)雜的邏輯功能，如數(shù)字信號處理、微控制器等。邏輯陣列由一系列邏輯陣列塊(LAB)構(gòu)成。每個(gè)LE都能驅(qū)動LAB局部互連(LAB Local Interconnect)和快速通道互連(Fast Track Interconnect)。(4) I/O引出端由一些I/O單元(IOE)驅(qū)動。延時(shí)的大小與連線的長短和邏輯單元的數(shù)目有關(guān)，同時(shí)還受器件的制造工藝、工作電壓、溫度等條件的影響。(與分立元件不同，由于PLD內(nèi)部不存在寄生電容電感，這些毛刺將被完整的保留并向下一級傳遞，因此毛刺現(xiàn)象在PLD、FPGA 設(shè)計(jì)中尤為突出) FPGA中競爭冒險(xiǎn)的危害 圖5給出了一個(gè)邏輯冒險(xiǎn)的例子，從圖6的仿真波形可以看出，“A、B、C、D”四個(gè)輸入信號經(jīng)過布線延時(shí)以后，高低電平變換不是同時(shí)發(fā)生的，這導(dǎo)致輸出信號“OUT”出現(xiàn)了毛刺。而現(xiàn)在FPGA設(shè)計(jì)中的信號往往是由時(shí)鐘控制的，多數(shù)據(jù)輸入的復(fù)雜運(yùn)算系統(tǒng)，甚至每個(gè)數(shù)據(jù)都由相當(dāng)多的位數(shù)組成。毛刺并不是對所有輸入都有危害，如觸發(fā)器的Ｄ輸入端，只要毛刺不出現(xiàn)在時(shí)鐘的上升沿并滿足數(shù)據(jù)的建立保持時(shí)間，就不會對系統(tǒng)造成危害。因此競爭是動態(tài)過程，它發(fā)生在輸入變量變化時(shí)。例如，在數(shù)字電路設(shè)計(jì)中，常常采用格雷碼計(jì)數(shù)器取代普通的二進(jìn)制計(jì)數(shù)器，這是因?yàn)楦窭状a計(jì)數(shù)器的輸出每次只有一
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