【正文】 perty內(nèi)核。 使用FPGA開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間、減少PCB 面積、提高系統(tǒng)的可靠性。 譯碼器 設(shè)計設(shè)計譯碼邏輯電路時必須十分小心，因為譯碼器和比較器本身會產(chǎn)生尖峰，容易產(chǎn)生毛刺，把譯碼器或比較器的輸出直接連到時鐘輸入端或異步清除端，會造成嚴重的后果。圖9 采樣法二圖10 采樣法二仿真波形 吸收法 增加輸出濾波，在輸出端接上小電容Ｃ可以濾除毛刺，圖11所示。3 毛刺的消除 利用冗余項消除毛刺 函數(shù)式和真值表所描述的是靜態(tài)邏輯，而競爭則是從一種穩(wěn)態(tài)到另一種穩(wěn)態(tài)的過程。 FPGA中產(chǎn)生競爭冒險的原因 信號在FPGA器件內(nèi)部通過連線和邏輯單元時，都有一定的延時。其內(nèi)部結(jié)構(gòu)如圖3所示:圖3 FLEX10KE內(nèi)部結(jié)構(gòu) FLEX10KE內(nèi)部結(jié)構(gòu)包含嵌入式陣列塊(EAB，Embedded Array Block)、邏輯陣列塊(LAB，Logic Array Block)、快速通道(Fast Track)互連和輸入/輸出單元(I/O Element,IOE)四部分。FPGA是進行原型設(shè)計最理想的載體，原型機的最初框架和實現(xiàn)通過PFGA來驗證，可以降低成本、縮短開發(fā)周期。邏輯陣列由一系列邏輯陣列塊(LAB)構(gòu)成。(與分立元件不同，由于PLD內(nèi)部不存在寄生電容電感，這些毛刺將被完整的保留并向下一級傳遞，因此毛刺現(xiàn)象在PLD、FPGA 設(shè)計中尤為突出) FPGA中競爭冒險的危害 圖5給出了一個邏輯冒險的例子，從圖6的仿真波形可以看出，“A、B、C、D”四個輸入信號經(jīng)過布線延時以后，高低電平變換不是同時發(fā)生的，這導致輸出信號“OUT”出現(xiàn)了毛刺。例如，在數(shù)字電路設(shè)計中，常常采用格雷碼計數(shù)器取代普通的二進制計數(shù)器，這是因為格雷碼計數(shù)器的輸出每次只有一位跳變，消除了競爭冒險的發(fā)生條件，避免了毛刺的產(chǎn)生。但在FPGA中，開發(fā)軟件在綜合設(shè)計時會將這些門當作冗余邏輯去掉，達不到延時的效果。 避免使用多時鐘設(shè)計 每一個模塊中只用一個時鐘，避免使用多時鐘設(shè)計，同時避免使用主時鐘分頻后的二次時鐘作為時序器件的時鐘輸入，因為二次時鐘相對于一次時鐘可能存在過大的時鐘歪斜。使用IP核能保證系統(tǒng)級芯片的開發(fā)效率、質(zhì)量，并能大大縮短產(chǎn)品開發(fā)時間。故在FPGA設(shè)計中，對每一個邏輯門、每一行VHDL (Verilof)語言，必須完全理解，不要期望仿真器替你找到錯誤。如果堅持用鎖存器設(shè)計必須保證輸入信號絕對沒有毛刺，且滿足保持時間。在仿真時，我們也