【正文】 存器、輸出緩沖器組成。 F和 G的輸入等效于 ROM的地址碼，通過 查找 ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。這 3個(gè)函數(shù)發(fā)生器結(jié)合起來，可實(shí)現(xiàn)多達(dá) 9變量的邏輯函數(shù)。 G有 4個(gè)輸入變量 G G G3和 G4； F也有 4個(gè)輸入變量 F F F3和 F4?？删幊踢壿嬆K CLB是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入 /輸出模塊（ IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關(guān)，它們將各個(gè) CLB之間或 CLB、 IOB之間以及 IOB之間連接起來，構(gòu)成特定功能的電路。這些優(yōu)點(diǎn)使得 CPLA/FPGA技術(shù)在 20世紀(jì) 90年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了EDA軟件和硬件描述語言 HDL的進(jìn)步。 CPLD/PGFA幾乎能完成任何數(shù)字器件的功能，上至高性能 CPU，下至簡單的 74電路。 have time to adjust, alarm and hourly chime function. EDA technology in the design, hardware description language VHDL system logic description means design documents, in quartus II tools software environment, using the topdown design approach, various basic modules work together to build a FPGAbased digital clock. The system main chip EP2C8Q208C8, clock module, control module, timer module, data decoding module, display and timekeeping module. Download the verification procedures designed by pilation and simulation on a programmable logic device, this system can b e pleted, the stars, and seconds are displayed, adjustment performed by the key input digital clock, alarm settings and ring. Keywords : digital clock。 本設(shè)計(jì)采用 EDA 技術(shù)，以硬件描述語言 VHDL 為系統(tǒng)邏輯描述手段設(shè)計(jì)文件，在quartus II 工具軟件環(huán)境下，采用自頂向下的設(shè)計(jì)方法，由各個(gè)基本模塊共同構(gòu)建了一個(gè)基于 FPGA 的數(shù)字鐘。在輸入過程中；輸入的數(shù)字在顯示屏上從右到左依次顯示。武漢理工大學(xué) 《通信工程應(yīng)用技術(shù)設(shè)計(jì)》 報(bào)告 I 課程設(shè)計(jì)任務(wù)書 學(xué)生姓名： 戴 聰 專業(yè)班級(jí)： 通 信 1003 班 指導(dǎo)教師： 郭志強(qiáng) 工作單位： 信息工程學(xué)院 題目 ： 設(shè)計(jì)一個(gè)具有系統(tǒng)時(shí)間設(shè)置和帶鬧鐘功能的 24 小時(shí)計(jì)時(shí)器中的應(yīng)用 課程設(shè)計(jì)內(nèi)容和要求 （ 1）計(jì)時(shí)功能： 4 位 LED 數(shù)字時(shí)鐘對(duì)當(dāng)前時(shí)間的小時(shí)和分鐘進(jìn)行顯示，顯示的最長時(shí)間為 23 小時(shí) 59 分。 （ 3）設(shè)置新的計(jì)時(shí)器時(shí)間：用戶先按 “set”鍵，再用數(shù)字鍵 “0”－ “9”輸入新的時(shí)間，然后按 “time”鍵確認(rèn)。 （ 4）鬧鐘功能：如果當(dāng)前 時(shí)間與設(shè)置的鬧鐘時(shí)間相同，則揚(yáng)聲器發(fā)出蜂鳴聲； （ 5） 開發(fā)軟件建議用 quartus II，有條件的下載到 FPGA 開發(fā)板上進(jìn)行驗(yàn)證，條件受限的，可以用 quartus 進(jìn)行仿真 時(shí)間安排 1 根據(jù)設(shè)計(jì)任務(wù)，分析電路原理，確定實(shí)驗(yàn)方案 2 天 2 根據(jù)實(shí)驗(yàn)條件進(jìn)行電路的測試，并對(duì)結(jié)果進(jìn)行分析 7 天 3 撰寫課程設(shè)計(jì)報(bào)告 1 天 指導(dǎo)教師簽名： 年 月 日 系主任（或責(zé)任教師）簽名： 年 月 日 武漢理工大學(xué) 《通信工程應(yīng)用技術(shù)設(shè)計(jì)》 報(bào)告 II 目錄 摘要 ........................................................................ 1 Abstract .................................................................... 2 1 FPGA 簡介 ................................................................. 3 FPGA 概述 ............................................................ 3 FPGA 基本結(jié)構(gòu) ........................................................ 3 FPGA 系統(tǒng)設(shè)計(jì)流程 .................................................... 5 FPGA 開發(fā)編程原理 .................................................... 6 2 總體設(shè)計(jì)思想 .............................................................. 8 基本原理 ............................................................ 8 設(shè)計(jì)框圖 ............................................................ 8 3 數(shù)字鐘總體設(shè)計(jì) ............................................................ 9 分頻模塊 ............................................................. 9 時(shí)鐘主控制模塊 ...................................................... 9 顯示模塊 ........................................................... 10 整體電路圖 ......................................................... 11 整體 RTL 圖 ......................................................... 11 4 仿真結(jié)果 ................................................................. 13 分頻模塊 ........................................................... 13 計(jì)數(shù)模塊 ........................................................... 13 鬧鐘 ............................................................... 14 調(diào)整時(shí)鐘 ........................................................... 15 顯示電路 ........................................................... 15 5 心得及體會(huì) ............................................................... 16 6 參考文獻(xiàn) ................................................................. 17 武漢理工大學(xué) 《通信工程應(yīng)用技術(shù)設(shè)計(jì)》 報(bào)告 1 摘要 本設(shè)計(jì)為一個(gè)多功能的數(shù)字鐘，具有時(shí)、分、秒計(jì)數(shù)顯示功能，以 24 小時(shí)循環(huán)計(jì)數(shù)；具有 時(shí)間調(diào)整、鬧鐘 以及整點(diǎn)報(bào)時(shí)功能。 關(guān)鍵詞 ： 數(shù)字鐘；硬件描述語言； VHDL； FPGA 武漢理工大學(xué)