基于vhdl的fpga串口通信-全文預(yù)覽
【正文】 END IF。139。 txd_buf(6 DOWNTO 0) = txd_buf(7 DOWNTO 1)。 END IF。139。 txd_buf(6 DOWNTO 0) = txd_buf(7 DOWNTO 1)。 END IF。 ELSE key_entry2 = 39。) THEN txd_reg = 39。) AND (send_state 111) ) THEN trasstart = 39。 txd_buf = 01110111。) THEN IF (key_entry1 = 39。EVENT AND clkbaud8x = 39。 send_state = 000。 trasstart = 39。 PROCESS(clkbaud8x,rst) BEGIN IF (NOT rst = 39。 在第7個(gè)時(shí)隙，發(fā)送使能信號(hào)有效，將數(shù)據(jù)發(fā)出 ELSE clkbaud_tras = 39。 END IF。 PROCESS(div8_rec_reg) BEGIN IF (div8_rec_reg = 111) THEN clkbaud_rec = 39。發(fā)送開始后，時(shí)隙數(shù)在8倍波特率的時(shí)鐘下加1循環(huán) END IF。139。139。 END IF。) THEN IF (recstart = 39。) THEN div8_rec_reg = 000。 END IF。EVENT AND clk=39。139。 END IF。EVENT AND clk=39。 PROCESS(clk,rst) BEGIN IF (NOT rst = 39。 END IF。139。139。 ELSIF(clk39。 PROCESS(clk,rst) BEGIN IF (NOT rst = 39。 END IF。 ELSE IF ((NOT key_input=39。 ELSE t_delay = 00000000000000000000。139。 start_delayt = 39。 txd_xhdl3 = txd_reg 。 確定有鍵按下標(biāo)志 ////////////////////////////////////////////// CONSTANT div_par : std_logic_vector(15 DOWNTO 0) := 0000000100000100。每次按鍵給PC發(fā)送Wele字符串，這是發(fā)送狀態(tài)寄存器 SIGNAL t_delay : std_logic_vector(19 DOWNTO 0)。 接收寄存器2，因?yàn)榻邮諗?shù)據(jù)為異步信號(hào)，故用兩級(jí)緩存 SIGNAL txd_reg : std_logic。 開始發(fā)送標(biāo)志 SIGNAL recstart_tmp : std_logic。 接受狀態(tài)寄存器 SIGNAL clkbaud_tras : std_logic。分頻后得到頻率8倍波特率的時(shí)鐘 SIGNAL div8_tras_reg : std_logic_vector(2 DOWNTO 0)。 數(shù)碼管數(shù)據(jù) key_input : IN std_logic 按鍵輸入 )。 rxd : IN std_logic。use 。程序當(dāng)前設(shè)定的div_par 的值是0x104，對(duì)應(yīng)的波特率是9600。 本模塊的功能是驗(yàn)證實(shí)現(xiàn)和PC機(jī)進(jìn)行基本的串口通信的功能。串口的波特律由程序中定義的div_par參數(shù)決定，更改該參數(shù)可以實(shí)現(xiàn)相應(yīng)的波特率。use 。 rst : IN std_logic。 數(shù)碼管使能 seg_data : OUT std_logic_vector(7 DOWNTO 0)。分頻計(jì)數(shù)器，分頻值由波特率決定。 發(fā)送狀態(tài)寄存器 SIGNAL state_rec : std_logic_vector(3 DOWNTO 0)。 以8倍波特率為頻率的時(shí)鐘，它的作用是將發(fā)送或接受一個(gè)bit的時(shí)鐘周期分為8個(gè)時(shí)隙 SIGNAL recstart : std_logic。 接收寄存器1 SIGNAL rxd_reg2 : std_logic。發(fā)送數(shù)據(jù)緩存 SIGNAL send_state : std_logic_vector(2 DOWNTO 0)。 確定有鍵按下曛? SIGNAL key_entry2 : std_logic。7段數(shù)碼管使能信號(hào)賦值 txd = txd_xhdl3。) THEN t_delay = 00000000000000000000。EVENT
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