【正文】 微計(jì)算機(jī)信息，2009年第25卷，第82期，基于FPGA的UART 擴(kuò)展總線設(shè)計(jì)和應(yīng)用，中國礦業(yè)大學(xué)，徐州，文獻(xiàn)編碼[B][4]. 劉賢明。同時(shí)，利用有限狀態(tài)機(jī)的方法具有結(jié)構(gòu)模式直觀簡(jiǎn)單，設(shè)計(jì)流程短，程序?qū)哟畏置鳎拙C合，可靠性高等優(yōu)點(diǎn)，必將在EDA技術(shù)中發(fā)揮重要作用。圖15 發(fā)送功能仿真圖如圖15所示，待發(fā)送的數(shù)據(jù)為01001101，由xmit_cmd_p信號(hào)觸發(fā)后，從低位順序發(fā)送，txd端輸出0101100101，其中第一位是起始位，中間8位是待發(fā)數(shù)據(jù)，最后一位是發(fā)送結(jié)束后輸出提示信號(hào)txd_done高電平。移位了8位有效數(shù)據(jù)長(zhǎng)度后，就把它轉(zhuǎn)換成并行數(shù)據(jù)裝載到接收緩沖寄存器里，同時(shí)發(fā)出數(shù)據(jù)接收準(zhǔn)備好信號(hào)，等待CPU讀取。波特率產(chǎn)生器設(shè)置為16個(gè)系統(tǒng)時(shí)鐘產(chǎn)生一個(gè)完整的波特率時(shí)鐘。5 UART設(shè)計(jì)的仿真與驗(yàn)證為方便波特率發(fā)生器模塊仿真，便于觀察仿真波形，將系統(tǒng)時(shí)鐘周期設(shè)置為20ns,分頻系數(shù)設(shè)置為10。轉(zhuǎn)換完成立即回到X_WAIT狀態(tài)。）2：X_START狀態(tài)：在這個(gè)狀態(tài)下，UART的發(fā)送器發(fā)送一個(gè)位時(shí)間寬度的邏輯0信號(hào)至TXD，即起始位。UART發(fā)送器狀態(tài)轉(zhuǎn)換圖如圖12所示：圖12 發(fā)送模塊狀態(tài)轉(zhuǎn)換圖1：X_IDLE狀態(tài)：當(dāng)UART被復(fù)位信號(hào)復(fù)位后，狀態(tài)機(jī)將立刻進(jìn)入這一狀態(tài)。最后產(chǎn)生一位停止位（‘0’）標(biāo)志一幀數(shù)據(jù)傳輸完畢。裝載完畢后，引腳txd_done變?yōu)榈碗娖?。空閑時(shí)是高電平，收到一個(gè)發(fā)送指令后，將數(shù)據(jù)裝載進(jìn)來，開始位拉低，然后移出數(shù)據(jù)，停止位高電平意味著一幀傳輸結(jié)束。5：R_STOP狀態(tài)：，或是2位，狀態(tài)機(jī)在R_STOP不具體檢測(cè)RXD，只是輸出幀接收完畢信號(hào)（REC_DONE=‘1’），停止位后狀態(tài)機(jī)轉(zhuǎn)回到R_START狀態(tài)，等待下一個(gè)幀的起始位。這種干擾脈沖的周期是很短的，所以可以認(rèn)為保持邏輯0超過1/4個(gè)位時(shí)間的信號(hào)一定是起始位。UART接收模塊狀態(tài)轉(zhuǎn)換圖如圖9所示： 圖9 接收模塊狀態(tài)轉(zhuǎn)換圖1：R_START狀態(tài)：當(dāng)UART接收器復(fù)位（rsetr=1）后，接收狀態(tài)機(jī)將處于這一個(gè)狀態(tài)。本設(shè)計(jì)中的接收器工作頻率由波特率發(fā)生器產(chǎn)生，頻率是9600bps的16倍，由輸入端bclk輸入，在接收器工作時(shí)，接收端一直以16倍波特率的速率讀取線路狀態(tài)，檢測(cè)線路上出現(xiàn)低電平的時(shí)刻。其中，RBR的狀態(tài)可通過引腳r_ready來表示。接收模塊的引腳如圖7所示，圖7 接收模塊引腳圖接收模塊信號(hào)：resetr（輸入）：復(fù)位信號(hào)；bclkr（輸入）：輸入時(shí)鐘；rxdr（輸入）：串行數(shù)據(jù)輸入信號(hào)；rbuf［7..0］（輸出）：并行數(shù)據(jù)輸出總線；r_ready（輸出）：數(shù)據(jù)接收完畢信號(hào)。那么波特率發(fā)生器輸出頻率為9600*16HZ=153600HZ。 波特率發(fā)生模塊設(shè)計(jì)圖6 波特率發(fā)生模塊波特率發(fā)生器實(shí)際上就是一個(gè)分頻器（計(jì)數(shù)器）。波特率發(fā)生器就是專門產(chǎn)生一個(gè)遠(yuǎn)遠(yuǎn)高于波特率的本地時(shí)鐘信號(hào)對(duì)輸入RXD不斷采樣，使接收器與發(fā)送器保持同步。串口采用標(biāo)準(zhǔn)的RS232協(xié)議，主要參數(shù)選擇為：波特率9 600 bit／s，8位有效位，無奇偶校驗(yàn)位，1位停止位。不僅如此，VHDL語言的描述，模擬，綜合和布線均符合標(biāo)準(zhǔn)，可移植能力強(qiáng)，不同的工作平臺(tái)可以用同一個(gè)硬件電路的VHDL語言描述，設(shè)計(jì)方案亦在設(shè)計(jì)人員之間共享，大大減少設(shè)計(jì)工作量和開發(fā)周期，受到了設(shè)計(jì)人員廣泛推崇。較于在C語言基礎(chǔ)上發(fā)展起來的語言格式自由的VerilogHDL而言，VHDL語言更為嚴(yán)謹(jǐn)，在大學(xué)里運(yùn)用較多。仿真器可以仿真整個(gè)設(shè)計(jì)，或仿真設(shè)計(jì)的任何部分。具有友好的用戶界面， 快速的綜合速度和更優(yōu)化的綜合和適配功能。所謂“自頂向下”的設(shè)計(jì)方法，就是把系統(tǒng)分成若干個(gè)基本單元，然后再把每個(gè)基本單元?jiǎng)澐譃橄乱粚哟蔚幕締卧?，一直這樣做下去，直到可以直接使用EDA元件庫為止。發(fā)送數(shù)據(jù)時(shí)每位持續(xù)時(shí)間是固定的，由發(fā)送器本地時(shí)鐘（bclk）控制，每秒發(fā)送的數(shù)據(jù)位個(gè)數(shù)，即為“波特率”。 波特率UART的傳送速率，用于說明數(shù)據(jù)傳送的快慢。 涉及到的理論計(jì)算 位時(shí)間即每個(gè)位的時(shí)間寬度。低位到高位傳輸。 圖3 UART數(shù)據(jù)幀格式一幀異步通信傳輸經(jīng)歷的步驟為：無傳輸：發(fā)送器處于空閑狀態(tài)，數(shù)據(jù)線保持“1”狀態(tài)。發(fā)送器是通過發(fā)送起始比特而開始一個(gè)字符傳送，起始比特使數(shù)據(jù)線處于邏輯0狀態(tài)，提示接收器數(shù)據(jù)傳輸即將開始。 圖2 UART功能模塊從異步接收輸入信號(hào)RXD接收到的異步信號(hào)通過接收器完成串行／并行的轉(zhuǎn)換，形成異步數(shù)據(jù)幀；發(fā)送器將CPU發(fā)出的8位數(shù)據(jù)進(jìn)行并行／串行轉(zhuǎn)換，從TXD發(fā)送出去。所用傳輸線少，一個(gè)方向只需一條傳輸線，成本低。2 UART理論基礎(chǔ) 接口技術(shù)簡(jiǎn)介接口是CPU與外界的連接部件，是CPU與外界交換信息的中轉(zhuǎn)站。具體為硬件平臺(tái)FPGA,軟件平臺(tái)Quartusii以及硬件描述語言VHDL.第四章根據(jù)理論依據(jù)對(duì)UART結(jié)構(gòu)設(shè)計(jì)，包括整體系統(tǒng)框架介紹和各部分模塊說明以及相關(guān)流程圖。 II軟件上對(duì)其進(jìn)行進(jìn)行邏輯綜合，仿真驗(yàn)證。核心部分用有限狀態(tài)機(jī)（FSM），使邏輯設(shè)計(jì)更為直觀簡(jiǎn)單。隨著電子技術(shù)日益成熟，可編程邏輯器件的高速發(fā)展，基于FPGA的嵌入式系統(tǒng)技術(shù)正在成熟。Altera（QuartussII)和Xilinx(ise)是目前最大的可編程集成電路供貨商。其綜合了PLD的現(xiàn)場(chǎng)可編程特性，調(diào)試時(shí)間短和ASIC的低成本，大規(guī)模復(fù)雜集合能力的特點(diǎn)應(yīng)運(yùn)而生。由于PLA器件的資源利用率低，現(xiàn)已很少使用。 FPGA芯片發(fā)展與現(xiàn)狀FPGA由早期的PLD(可編程邏輯器件)、PLA（可編程邏輯陣列）、PAL（可編程陣列邏輯）逐漸發(fā)展為如今Altera的CPLD（復(fù)雜可編程邏輯器件）和Xilinx的FPGA（現(xiàn)場(chǎng)可編程邏輯門陣列）。直到上個(gè)世紀(jì)末，UART一直是PC中最主要的串行通信接口。隨著FPGA的廣泛應(yīng)用，經(jīng)常需要FPGA與其他數(shù)字系統(tǒng)進(jìn)行串行通信，專用的UART集成電路如8250,8251等是比較復(fù)雜的，因?yàn)閷Ｓ玫腢ART集成電路既要考慮異步的收發(fā)功能，又要兼容RS232接口設(shè)計(jì)，在實(shí)際應(yīng)用中，往往只需要用到UART的基本功能，使用專用芯片會(huì)造成資源浪費(fèi)和成本提高。UART主要功能實(shí)現(xiàn)通信中的數(shù)據(jù)串并轉(zhuǎn)換，且能奇偶檢驗(yàn)。目前的串行通信常用UART實(shí)現(xiàn)數(shù)據(jù)的串/并轉(zhuǎn)換或并/串轉(zhuǎn)換。在我們電子設(shè)計(jì)中的PC終端軟件的通信，應(yīng)用最多的就是串口、其次是USB接口、再就是網(wǎng)口。(3)信息類型不匹配。FSMII 目 錄摘要： IAbstract： II1 緒論 1 課題背景 1 課題研究現(xiàn)狀 2 課題研究?jī)?nèi)容與主要工作 3 課題內(nèi)容結(jié)構(gòu) 32 UART理論基礎(chǔ) 4 接口技術(shù)簡(jiǎn)介 4 UART基本結(jié)構(gòu) 4 UART數(shù)據(jù)幀格式 5 涉及到的理論計(jì)算 63 設(shè)計(jì)工具 7 課題硬件平臺(tái)——FPGA 7 設(shè)計(jì)工具QuartusII簡(jiǎn)介與使用 7 VHDL語言簡(jiǎn)介 74 UART實(shí)現(xiàn)方案 8 系統(tǒng)總體結(jié)構(gòu) 8 頂層模塊設(shè)計(jì) 8 波特率發(fā)生模塊設(shè)計(jì) 9 接收模塊 10 發(fā)送模塊設(shè)計(jì) 125 UART設(shè)計(jì)的仿真與驗(yàn)證 15 15 接收模塊仿真 15 發(fā)送模塊仿真 166 總結(jié) 17參考文獻(xiàn) 18致謝 19附錄 20I 基于FPGA的UART設(shè)計(jì)1 緒論在計(jì)算機(jī)的數(shù)據(jù)通信中，外設(shè)一般不能與計(jì)算機(jī)直接相連，它們之間的信息交換主要存在以下問題：(1)速度不匹配。關(guān)鍵詞：FPGA UART VHDL 有限狀態(tài)機(jī)The Design of Universal Asynchronous Receiver Transmitter Based on FPGAAbstract：UART (Universal Asynchronous Receiver Transmitter) is a widely used, simple protocol, easy to debug serial transmission interface. FPGA is capable of highdensity, lowcost needed to plete a line of programmable logic devices, is now one of the industry39。給出了運(yùn)用VHDL語言將UART三大功能嵌入在FPGA上的模塊化設(shè)計(jì)方法。VHDL是描述電路功能或行為的一種硬件語言。FPGA是能高密度，低消耗完成所需要的邏輯功能的一種在線可編程器件，是現(xiàn)在業(yè)內(nèi)提高系統(tǒng)集成度最佳技術(shù)之一，其可反復(fù)配置，且使用靈活。FPGA的工作原理，配置模式以及VHDL語言實(shí)現(xiàn)狀態(tài)機(jī)的相關(guān)理論基礎(chǔ)。最后運(yùn)用Quartus ii 。VHDL。不同的外設(shè)在進(jìn)行信息存儲(chǔ)和處理時(shí)的數(shù)據(jù)格式可能不同，例如最基本的數(shù)據(jù)格式可分為并行數(shù)據(jù)和串行數(shù)據(jù)。對(duì)于臺(tái)式電腦、個(gè)人筆記本