高效率同步降壓型轉(zhuǎn)換器的版圖設(shè)計(jì)研究課程-wenkub
2023-07-11 14:17:05 本頁(yè)面
【正文】 關(guān)電源作為電子設(shè)備中不可或缺的組成部分也在不斷的進(jìn)步。在很寬的輸入電壓范圍，該芯片具有同步操作模式，在保證輸出電流效率更高的范圍內(nèi)，電流模式能提供快速的瞬態(tài)響應(yīng)和簡(jiǎn)化環(huán)路穩(wěn)定性。它不僅是芯片是否能被生成的保證，同時(shí)也關(guān)系到實(shí)際產(chǎn)品的性能是否能滿足預(yù)期的目標(biāo)。因此，同步降壓型轉(zhuǎn)換器的版圖設(shè)計(jì)研究具有非常重要的意義。該芯片具有完整的保護(hù)功能，如過電流保護(hù)和熱關(guān)機(jī)。高效率、更可高、高集成度、低功耗、低噪聲、抗干擾和模塊化成為了電源芯片的發(fā)展方向。器件包括高低壓mosfet，二極管，三極管，多晶硅電阻，Asymmetric ISO等等。本課題的主要工作包括：；；；目前在我國(guó)從事集成電路設(shè)計(jì)行業(yè)工作的公司有很多：有無(wú)晶圓廠的專業(yè)設(shè)計(jì)公司，也有涵蓋從晶圓生產(chǎn)到封裝測(cè)試所有流程的大型公司。本論文是利用cadence ic51完成的，所以重點(diǎn)介紹一下軟件cadence ic51。cadence為啟動(dòng)cadence ic51的腳本文件（該腳本文件內(nèi)含啟動(dòng)cadence ic51的快捷方式icfbamp。圖22 cadence ic51啟動(dòng)過程軟件啟動(dòng)完成之后。一般情況下，如果Foundry提供了完整的PDK，我們則在建庫(kù)的時(shí)候可以選擇綁定一個(gè)已存在的技術(shù)庫(kù)（an existing techfile），操作如圖25所示。我們可以通過這里驗(yàn)證庫(kù)是否建立正確，在Library Manager中選中庫(kù)，右擊選擇Property即可彈出如圖27所示的屬性窗口。理論上，打入晶圓的離子總的對(duì)外電性應(yīng)該是呈現(xiàn)中性的，也就是說(shuō)正離子和負(fù)離子是成對(duì)出現(xiàn)，但在實(shí)際中，打入晶圓的離子并不成對(duì)，這樣，就產(chǎn)生了游離電荷。通常情況下，我們用“天線比率”（“antenna ratio”）來(lái)衡量一顆芯片能發(fā)生天線效應(yīng)的幾率。注：DMSP——Double Metal Single PolyTMSP——Three Metal Single Poly1） 跳線法。在版圖設(shè)計(jì)中，向上跳線法用的較多，此法的原理是：考慮當(dāng)前金屬層對(duì)柵極的天線效應(yīng)時(shí)，上一層金屬還不存在，通過跳線，減小存在天線效應(yīng)的導(dǎo)體面積來(lái)消除天線效應(yīng)。通過給直接連接到柵的存在天線效應(yīng)的金屬層接上反偏二極管，形成一個(gè)電荷泄放回路，累積電荷就對(duì)柵氧構(gòu)不成威脅，從而消除了天線效應(yīng)。所以這種方法是不合理，也是不可取的。閂鎖效應(yīng)剖面圖與等效電路圖如圖29所示。圖211 會(huì)發(fā)生閂鎖效應(yīng)的分析電路圖Latchup產(chǎn)生的具體原因分析：，當(dāng)VDD變化率大到一定地步，將會(huì)引起Latch_up。，也有可能會(huì)引起閂鎖。防止閂鎖的方法3：使NMOS和PMOS保持足夠的間距來(lái)降低引發(fā)SCR的可能。使用多子保護(hù)環(huán)可以降低Rwell和Rsub的阻值，且可以阻止多數(shù)載流子到基極。這是因?yàn)榇蠖鄶?shù)ＥＳＤ損害發(fā)生在人的感覺以下,因?yàn)槿梭w對(duì)靜電放電的感知電壓約為3ＫＶ，而許多電子元件在幾百伏甚至幾十伏時(shí)就會(huì)損壞，通常電子器件被ＥＳＤ損壞后沒有明顯的界限，把元件安裝在PCB上以后再檢測(cè)，結(jié)果出現(xiàn)很多問題，分析也相當(dāng)困難。近年來(lái)隨著科學(xué)技術(shù)的飛速發(fā)展、微電子技術(shù)的廣泛應(yīng)用及電磁環(huán)境越來(lái)越復(fù)雜，對(duì)靜電泄放的問題越來(lái)越重視。，這可能來(lái)之于塑性材料或人的衣服，會(huì)發(fā)生電子轉(zhuǎn)化跨過氧化層。ESD將產(chǎn)生強(qiáng)大的尖峰脈沖電流,這種脈沖電流中包含豐富的高頻成份,其上限頻率可超過1GHz,取決于電平、相對(duì)漫濕度、靠近速度和放電物體的形狀。因此在ESD位置附近的電路一般會(huì)受到影響。由ESD引起的芯片損傷如圖212所示。結(jié)構(gòu)圖如圖213所示。其中芯片內(nèi)置Power MOSFETS，在具有優(yōu)良負(fù)載和對(duì)輸入電壓范圍很大時(shí)線性調(diào)節(jié)均能夠?qū)崿F(xiàn)2A電流的連續(xù)輸出。如果在一個(gè)占空比為95%的PWM周期中，功率MOSFETS的電流沒有達(dá)到被比較電壓設(shè)定的值，那么模塊中的功率MOSFETS會(huì)被強(qiáng)制關(guān)斷。REF模塊的輸出是全部被調(diào)節(jié)過的。UVLO模塊：UVLO模塊即UnderVoltage Lockout（欠壓保護(hù)）模塊，UVLO模塊保證芯片在足夠的電源電壓下工作。當(dāng)SS電壓比REF產(chǎn)生的電壓低時(shí)，AAM模塊使用SS電壓作為參考值。如果兩個(gè)hot well因?yàn)椴季植季€因素必須放在一起，那這兩個(gè)阱會(huì)跟P型襯底形成寄生的NPN結(jié)構(gòu)。這兩個(gè)寄生的NPN和PNP通過襯底組成電路后，如果此電路中的任一寄生結(jié)構(gòu)被開啟，產(chǎn)生的寄生電流激活了電路中的另一寄生BJT（即此電路中的環(huán)路增益大于1）時(shí)，那么此寄生電路就會(huì)一直存在并保持開啟，從而在襯底中形成一條大電流通路，擾亂芯片正常工作，在金屬走線上加上比正常工作大無(wú)數(shù)倍的寄生電流，從而使金屬連線被燒毀，進(jìn)而毀壞整個(gè)芯片。所以芯片一旦發(fā)生閂鎖（Latch_up），那此芯片的Tap_out費(fèi)用就會(huì)白白的流失，屆時(shí)既浪費(fèi)了公司的資金，也會(huì)延期產(chǎn)品的上市時(shí)間，進(jìn)而導(dǎo)致公司的利潤(rùn)虧損，甚至可能從此失去市場(chǎng)。18V Asymmetric（非對(duì)稱） PMOS的剖面圖如圖41所示，俯視圖如圖42所示。并且由剖面圖可知，此工藝的高壓型器件是一個(gè)5端器件，比低壓器件多了一個(gè)Nwell+ND（一種N型注入）的區(qū)域，該區(qū)域是除開源/漏/柵/背柵的第五端，器件具體版圖如圖43所示。由圖43 18V Asymmetric PMOS器件實(shí)際版圖可以看出，外圈的Nwell，即器件的第5端并未通過contact、金屬等直接引出連至節(jié)點(diǎn)。方法1：當(dāng)兩個(gè)不同電位的Nwell緊靠（因?yàn)榇颂幱懻摰氖遣唤覲ower的Nwell，但一般情況下Nwell都是接Power的，所以很容易出現(xiàn)兩個(gè)不同電位的Nwell挨在一起）時(shí)，應(yīng)盡量讓兩個(gè)Nwell隔開，原則上是越開越好，但出于版圖面積考慮，此處可以參照工藝的drc規(guī)則，查看不同電勢(shì)的Nwell之間的間距要求。圖44 drc規(guī)則中對(duì)hot well的要求對(duì)于圖44中的信息，cold NW即指的一般情況下接Power的Nwell，而hot NW指的就是本次所說(shuō)的不接Power的Nwell。原理上BJT發(fā)射極面積越小，濃度越高，BJT特性就越好，此處旨在削弱寄生BJT發(fā)射極的特性。如果我們?cè)诎鎴D設(shè)計(jì)時(shí)不小心將電位不一樣的Nwell連接在了一起，在進(jìn)行LVS驗(yàn)證時(shí)就會(huì)提示很多莫名其妙的錯(cuò)誤。圖47 實(shí)際電路中的P型高壓器件連接方式實(shí)際版圖如圖48所示（為方便顯示，此處更改了Nwell的display顯示方式），可以看到兩個(gè)器件的源端分開連接，且連接與電路一致，但是Nwell卻不小心接在了一起。為方便說(shuō)明問題，下面只顯示版圖中的部分層次，如圖410所示。圖412 手動(dòng)點(diǎn)亮的兩根線網(wǎng)對(duì)比圖411與412可以知道：在版圖上我們沒有通過具體的Via、con、metal等將兩跟線網(wǎng)短接在一起，只是錯(cuò)誤的將兩根不同電勢(shì)、不同連接的線網(wǎng)做在了同一個(gè)Nwell中；但是從LVS驗(yàn)證結(jié)果可以看出，此處存在著soft connect的情況，實(shí)質(zhì)上還是版圖繪制出錯(cuò)。圖414 Nwell分開的模塊版圖 實(shí)現(xiàn)展示 高壓器件的第五端連接正確之后的驗(yàn)證對(duì)更改之后的版圖進(jìn)行LVS驗(yàn)證，結(jié)果如圖415所示。 ic51工具創(chuàng)建了分立器件和contact。參考文獻(xiàn)[1] （第二版）.電子工業(yè)出版社，200704[2] ，200802[3] 塞因特. 集成電路版圖基礎(chǔ)：實(shí)用指南（翻譯版）.北京：清華大學(xué)出版社，200610[4] 沃爾德曼. ESD揭秘:，201406[5] ：ESD failure of analog IO cell
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