高效率同步降壓型轉(zhuǎn)換器的版圖設計研究課程(文件)
【正文】 s in CMOS，2006致謝在本次論文設計過程中，很多前輩和老師都給予了我寶貴的建議，對我論文的完成有很大幫助，在此特意為他們表示我由衷的感謝。曾經(jīng)這位老師無私、負責的對我的版圖學習作出指導，現(xiàn)在參加工作后也時常記起老師的好，也會時常想起老師當時的悉心負責。、相同寬度、長度電阻以及相同的間距。對于一些阻值小于20歐姆的電阻，使用金屬層(metal layer)來做電阻，會得到準確的阻值。、開關晶體管以及數(shù)字晶體管，減少耦合的影響。：電阻應該被放置相同的方向、相同的器件類型以及相互靠近。然后我要感謝我的同事張先貴，在本次項目中，你對我的版圖繪制提出了很多寶貴的意見，在Debug的時候也幫了很多忙，在此由衷的向你表示感謝。、lvs驗證并Debug。圖415 正確連接的版圖驗證結果第5章． 總結在本章中，將對本次項目的主要設計工作做一次總結。圖413 LVS驗證的Comparison Results結果根據(jù)圖413可以看出，在版圖上只有VIN一根線網(wǎng)并不存在著VIN1（Calibre在進行LVS驗證時對電路圖和版圖中的Label、pin的大小寫不敏感），而在SOURCE中卻存在著VIN與VIN1兩根線網(wǎng)，由此可以更加肯定版圖中的Nwell誤接在一起導致了線網(wǎng)的短路。圖411 通過LVS驗證的RVE窗口點亮的短路信息從圖411中可以看出Vin跟Vin1兩根線網(wǎng)通過Nwell短接在了一起，實質(zhì)上為soft connect，如果進行ERC驗證的話，此處就會產(chǎn)生錯誤信息。該模塊LVS驗證結果如圖49所示。此處以LDO模塊中的上偏置電流鏡為例。圖45 加上Pwell隔離環(huán)的hot well模塊版圖圖46 寄生BJT Latch_up等效電路圖 高壓器件的第五端的連接方式，但是沒有通過實際的連接去接到外界的某一個電位，因為高壓器件的第五端本質(zhì)上就是一個Nwell區(qū)域，在此區(qū)域中同時存在著會連接出去的源端和背柵端，又因為高壓器件源端緊挨著背柵端，在一般情況下源端與背柵端的電位是一致的，所以高壓器件的第五端即Nwell的電位與源端/背柵端相同。通常我們在版圖上按drc設計規(guī)則這么做了之后，還需要在hot well的外面加上一圈做在Pwell里面的襯底環(huán)作為隔離（實際版圖見圖45），這么做可以使hot well與cold well相隔較遠，且外圈的P型襯底環(huán)有助于降低Latch_up等效寄生電路中的襯底電阻值（Latch_up等效電路圖如圖46所示），降低整個電路的環(huán)路增益大于1的可能性。從原理上理解，當兩個阱隔開之后，實際是增大基區(qū)面積（此處以寄生NPN型BJT為例），降低B來實現(xiàn)減弱寄生BJT開啟的風險。雖然器件第5端為隱藏端口，但是如果該類型器件源端所接電位不一樣，那么在實際版圖繪制時，是不能夠?qū)well拼接在一起的，不然在LVS驗證時經(jīng)常會產(chǎn)生讓人費解的錯誤。結合圖41與圖42可以更直觀的理解該器件結構，源漏區(qū)除了相對poly1位置不一樣以外，所處環(huán)境也不一樣。高壓器件的bulk是跟器件的源端做在一起。 高壓器件的第五端此工藝可生產(chǎn)高壓器件（18V/30V/40V）和低壓器件（5V）；高壓器件的類型都是一樣的，但對于不同工作電壓的器件具體結構有差異。因為hot well是存在于芯片內(nèi)部的，在芯片Tap_out之后就會一直存在，是對整顆芯片的巨大隱患。此時如果hot well的橫截面積很大，那么此寄生NPN結構產(chǎn)生的電流會相當可觀，對周邊模塊是極其危險的。第4章． 調(diào)試與實現(xiàn) 調(diào)試中遇到的重點與難點 不接Power的Nwell此工藝是雙阱（P阱和N阱）psub工藝，不接block中最高電位的NWELL稱之為hot well。Soft_start模塊：此模塊為芯片內(nèi)置的軟啟動電路，此模塊用于防止在芯片啟動時芯片的輸出電壓瞬時超調(diào)。AAM模塊：AAM模塊是一個誤差放大器，并且輸出比較電壓去控制Power mos上的電流。圖31 理想情況下的芯片功能仿真圖 部分模塊功能介紹REF模塊:此芯片是作為內(nèi)部電路電源的一個內(nèi)置調(diào)節(jié)器。該芯片含有一個內(nèi)部時鐘供給PWM周期，集成的高端功率MOSFETS保持開啟直到電流達到被比較電壓設定的值。圖242 芯片頂層整體布局圖 頂層版圖芯片頂層最終版圖如圖243所示。GGNMOS（groundedgate NMOS）：Drain端接至PAD，Gate端接至電源地。②由于ESD感應出高的電壓導致絕緣擊穿。因而對于典型的模擬或數(shù)字電子設備，ESD傾向于感應出高電平的噪聲，它會導致電子設備嚴重受損或操作失常。ESD的主要危害：靜電放電是兩個具有不同靜電電位的物體,擊穿其間介質(zhì)而進行放電的現(xiàn)象就是靜電放電。當人們手持ESD敏感的裝置而不先拽放電荷到地，摩擦電荷將會移向ESD敏感的裝置而造成損壞。ESD是代表英文“Electrostatic Discharge”，即靜電放電的意思。使用少子保護環(huán)可以減少因為少子注入到阱或襯底引發(fā)的閂鎖。以降低Rwell和Rsub的阻值。 防止Latch_up的方法防止閂鎖的方法1：使用重摻雜襯底，降低Rsub值，減小反饋環(huán)路增益。，可能會從保護電路中引入少量帶電載流子到阱或襯底中，也會引起可控硅（SCR）的觸發(fā)。圖29 閂鎖效應剖面圖與等效電路圖如圖210所示，當無外界干擾未引起觸發(fā)時，兩個BJT處于截止狀態(tài)，集電極電流是CB反向漏電流構成，電流增益非常小，此時latch up不會產(chǎn)生。在實際設計中，需要考慮到性能和面積及其它因素的折衷要求，常常將法法2 和法4 結合使用來消除天線效應。3） 給所有器件的輸入端口都加上保護二極管。但當最高層出現(xiàn)天線效應時，采用什么方法呢？這就是下面要介紹的另一種消除天線效應的方法了。跳線即斷開存在天線效應的金屬層，通過通孔連接到其它層（向上跳線法接到天線層的上一層，向下跳線法接到下一層），最后再回到當前層。隨著工藝技術的發(fā)展，柵的尺寸越來越小，金屬的層數(shù)越來越多，發(fā)生天線效應的可能性就越大，所以，我們一般不大會考慮天線效應?？梢姡@種由工藝帶來的影響我們是無法徹底消除的，但是，這種影響卻是可以盡量減小的。圖28 新建Cellview 集成電路版圖可靠性需要避免的三大效應 PAE PAE簡介芯片中金屬線或者多晶硅(polysilicon)等導體，就像是一根根天線，當有游離的電荷時，這些“天線”便會將它們收集起來，天線越長，收集的電荷也就越多，當電荷足夠多時，就會產(chǎn)生放電對芯片內(nèi)部產(chǎn)生破壞，這就是天線效應（PAE）。再次點擊ok之后，一個綁定了技術庫的Library就建立好了。圖23 啟動cadence軟件之后，通過如圖24所示的操作步驟建立一個新的庫，在這個庫下完成版圖的編輯。表示cadence ic51以后臺運行的方式打開），（library manager），.cdsinit為cadence啟動文件(可以用來自定義額外加載的東西)。版圖編輯（Virtuoso Layout Editor）是版圖編輯者最常用的設計工具， 模塊流程圖來介紹一下版圖編輯（Virtuoso Layout Editor）的使用。第2章． 設計方案 軟件部分 軟件工具Cadence是
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