高效率同步降壓型轉(zhuǎn)換器的版圖設(shè)計(jì)研究課程(文件)
【正文】 s in CMOS，2006致謝在本次論文設(shè)計(jì)過(guò)程中，很多前輩和老師都給予了我寶貴的建議，對(duì)我論文的完成有很大幫助，在此特意為他們表示我由衷的感謝。曾經(jīng)這位老師無(wú)私、負(fù)責(zé)的對(duì)我的版圖學(xué)習(xí)作出指導(dǎo)，現(xiàn)在參加工作后也時(shí)常記起老師的好，也會(huì)時(shí)常想起老師當(dāng)時(shí)的悉心負(fù)責(zé)。、相同寬度、長(zhǎng)度電阻以及相同的間距。對(duì)于一些阻值小于20歐姆的電阻，使用金屬層(metal layer)來(lái)做電阻，會(huì)得到準(zhǔn)確的阻值。、開(kāi)關(guān)晶體管以及數(shù)字晶體管，減少耦合的影響。：電阻應(yīng)該被放置相同的方向、相同的器件類型以及相互靠近。然后我要感謝我的同事張先貴，在本次項(xiàng)目中，你對(duì)我的版圖繪制提出了很多寶貴的意見(jiàn)，在Debug的時(shí)候也幫了很多忙，在此由衷的向你表示感謝。、lvs驗(yàn)證并Debug。圖415 正確連接的版圖驗(yàn)證結(jié)果第5章． 總結(jié)在本章中，將對(duì)本次項(xiàng)目的主要設(shè)計(jì)工作做一次總結(jié)。圖413 LVS驗(yàn)證的Comparison Results結(jié)果根據(jù)圖413可以看出，在版圖上只有VIN一根線網(wǎng)并不存在著VIN1（Calibre在進(jìn)行LVS驗(yàn)證時(shí)對(duì)電路圖和版圖中的Label、pin的大小寫不敏感），而在SOURCE中卻存在著VIN與VIN1兩根線網(wǎng)，由此可以更加肯定版圖中的Nwell誤接在一起導(dǎo)致了線網(wǎng)的短路。圖411 通過(guò)LVS驗(yàn)證的RVE窗口點(diǎn)亮的短路信息從圖411中可以看出Vin跟Vin1兩根線網(wǎng)通過(guò)Nwell短接在了一起，實(shí)質(zhì)上為soft connect，如果進(jìn)行ERC驗(yàn)證的話，此處就會(huì)產(chǎn)生錯(cuò)誤信息。該模塊LVS驗(yàn)證結(jié)果如圖49所示。此處以LDO模塊中的上偏置電流鏡為例。圖45 加上Pwell隔離環(huán)的hot well模塊版圖圖46 寄生BJT Latch_up等效電路圖 高壓器件的第五端的連接方式，但是沒(méi)有通過(guò)實(shí)際的連接去接到外界的某一個(gè)電位，因?yàn)楦邏浩骷牡谖宥吮举|(zhì)上就是一個(gè)Nwell區(qū)域，在此區(qū)域中同時(shí)存在著會(huì)連接出去的源端和背柵端，又因?yàn)楦邏浩骷炊司o挨著背柵端，在一般情況下源端與背柵端的電位是一致的，所以高壓器件的第五端即Nwell的電位與源端/背柵端相同。通常我們?cè)诎鎴D上按drc設(shè)計(jì)規(guī)則這么做了之后，還需要在hot well的外面加上一圈做在Pwell里面的襯底環(huán)作為隔離（實(shí)際版圖見(jiàn)圖45），這么做可以使hot well與cold well相隔較遠(yuǎn)，且外圈的P型襯底環(huán)有助于降低Latch_up等效寄生電路中的襯底電阻值（Latch_up等效電路圖如圖46所示），降低整個(gè)電路的環(huán)路增益大于1的可能性。從原理上理解，當(dāng)兩個(gè)阱隔開(kāi)之后，實(shí)際是增大基區(qū)面積（此處以寄生NPN型BJT為例），降低B來(lái)實(shí)現(xiàn)減弱寄生BJT開(kāi)啟的風(fēng)險(xiǎn)。雖然器件第5端為隱藏端口，但是如果該類型器件源端所接電位不一樣，那么在實(shí)際版圖繪制時(shí)，是不能夠?qū)well拼接在一起的，不然在LVS驗(yàn)證時(shí)經(jīng)常會(huì)產(chǎn)生讓人費(fèi)解的錯(cuò)誤。結(jié)合圖41與圖42可以更直觀的理解該器件結(jié)構(gòu)，源漏區(qū)除了相對(duì)poly1位置不一樣以外，所處環(huán)境也不一樣。高壓器件的bulk是跟器件的源端做在一起。 高壓器件的第五端此工藝可生產(chǎn)高壓器件（18V/30V/40V）和低壓器件（5V）；高壓器件的類型都是一樣的，但對(duì)于不同工作電壓的器件具體結(jié)構(gòu)有差異。因?yàn)閔ot well是存在于芯片內(nèi)部的，在芯片Tap_out之后就會(huì)一直存在，是對(duì)整顆芯片的巨大隱患。此時(shí)如果hot well的橫截面積很大，那么此寄生NPN結(jié)構(gòu)產(chǎn)生的電流會(huì)相當(dāng)可觀，對(duì)周邊模塊是極其危險(xiǎn)的。第4章． 調(diào)試與實(shí)現(xiàn) 調(diào)試中遇到的重點(diǎn)與難點(diǎn) 不接Power的Nwell此工藝是雙阱（P阱和N阱）psub工藝，不接block中最高電位的NWELL稱之為hot well。Soft_start模塊：此模塊為芯片內(nèi)置的軟啟動(dòng)電路，此模塊用于防止在芯片啟動(dòng)時(shí)芯片的輸出電壓瞬時(shí)超調(diào)。AAM模塊：AAM模塊是一個(gè)誤差放大器，并且輸出比較電壓去控制Power mos上的電流。圖31 理想情況下的芯片功能仿真圖 部分模塊功能介紹REF模塊:此芯片是作為內(nèi)部電路電源的一個(gè)內(nèi)置調(diào)節(jié)器。該芯片含有一個(gè)內(nèi)部時(shí)鐘供給PWM周期，集成的高端功率MOSFETS保持開(kāi)啟直到電流達(dá)到被比較電壓設(shè)定的值。圖242 芯片頂層整體布局圖 頂層版圖芯片頂層最終版圖如圖243所示。GGNMOS（groundedgate NMOS）：Drain端接至PAD，Gate端接至電源地。②由于ESD感應(yīng)出高的電壓導(dǎo)致絕緣擊穿。因而對(duì)于典型的模擬或數(shù)字電子設(shè)備，ESD傾向于感應(yīng)出高電平的噪聲，它會(huì)導(dǎo)致電子設(shè)備嚴(yán)重受損或操作失常。ESD的主要危害：靜電放電是兩個(gè)具有不同靜電電位的物體,擊穿其間介質(zhì)而進(jìn)行放電的現(xiàn)象就是靜電放電。當(dāng)人們手持ESD敏感的裝置而不先拽放電荷到地，摩擦電荷將會(huì)移向ESD敏感的裝置而造成損壞。ESD是代表英文“Electrostatic Discharge”，即靜電放電的意思。使用少子保護(hù)環(huán)可以減少因?yàn)樯僮幼⑷氲节寤蛞r底引發(fā)的閂鎖。以降低Rwell和Rsub的阻值。 防止Latch_up的方法防止閂鎖的方法1：使用重?fù)诫s襯底，降低Rsub值，減小反饋環(huán)路增益。，可能會(huì)從保護(hù)電路中引入少量帶電載流子到阱或襯底中，也會(huì)引起可控硅（SCR）的觸發(fā)。圖29 閂鎖效應(yīng)剖面圖與等效電路圖如圖210所示，當(dāng)無(wú)外界干擾未引起觸發(fā)時(shí)，兩個(gè)BJT處于截止?fàn)顟B(tài)，集電極電流是CB反向漏電流構(gòu)成，電流增益非常小，此時(shí)latch up不會(huì)產(chǎn)生。在實(shí)際設(shè)計(jì)中，需要考慮到性能和面積及其它因素的折衷要求，常常將法法2 和法4 結(jié)合使用來(lái)消除天線效應(yīng)。3） 給所有器件的輸入端口都加上保護(hù)二極管。但當(dāng)最高層出現(xiàn)天線效應(yīng)時(shí)，采用什么方法呢？這就是下面要介紹的另一種消除天線效應(yīng)的方法了。跳線即斷開(kāi)存在天線效應(yīng)的金屬層，通過(guò)通孔連接到其它層（向上跳線法接到天線層的上一層，向下跳線法接到下一層），最后再回到當(dāng)前層。隨著工藝技術(shù)的發(fā)展，柵的尺寸越來(lái)越小，金屬的層數(shù)越來(lái)越多，發(fā)生天線效應(yīng)的可能性就越大，所以，我們一般不大會(huì)考慮天線效應(yīng)?？梢?jiàn)，這種由工藝帶來(lái)的影響我們是無(wú)法徹底消除的，但是，這種影響卻是可以盡量減小的。圖28 新建Cellview 集成電路版圖可靠性需要避免的三大效應(yīng) PAE PAE簡(jiǎn)介芯片中金屬線或者多晶硅(polysilicon)等導(dǎo)體，就像是一根根天線，當(dāng)有游離的電荷時(shí)，這些“天線”便會(huì)將它們收集起來(lái)，天線越長(zhǎng)，收集的電荷也就越多，當(dāng)電荷足夠多時(shí)，就會(huì)產(chǎn)生放電對(duì)芯片內(nèi)部產(chǎn)生破壞，這就是天線效應(yīng)（PAE）。再次點(diǎn)擊ok之后，一個(gè)綁定了技術(shù)庫(kù)的Library就建立好了。圖23 啟動(dòng)cadence軟件之后，通過(guò)如圖24所示的操作步驟建立一個(gè)新的庫(kù)，在這個(gè)庫(kù)下完成版圖的編輯。表示cadence ic51以后臺(tái)運(yùn)行的方式打開(kāi)），（library manager），.cdsinit為cadence啟動(dòng)文件(可以用來(lái)自定義額外加載的東西)。版圖編輯（Virtuoso Layout Editor）是版圖編輯者最常用的設(shè)計(jì)工具， 模塊流程圖來(lái)介紹一下版圖編輯（Virtuoso Layout Editor）的使用。第2章． 設(shè)計(jì)方案 軟件部分 軟件工具Cadence是
法律信息相關(guān)推薦
鄂ICP備17016276號(hào)-1