eda基于vhdl的串口設(shè)計-wenkub
2023-07-07 12:32:45 本頁面
【正文】 算法示意圖設(shè)計如圖26所示。 圖24 UART發(fā)送模塊圖25 UART發(fā)送模塊仿真原理圖4 接受模塊的設(shè)計根據(jù)采用的幀格式,需要發(fā)送的數(shù)據(jù)為10 位(1位開始位、8 位數(shù)據(jù)位、1 位停止位) ,在發(fā)送完這10位后,就應該停止發(fā)送,并使發(fā)送端電平處于邏輯1 ,然后等候下次的發(fā)送.接收電路比發(fā)送電路要復雜的多,接收電路要時實檢測起始位的到來,一旦檢測到起始位到,就要將這一幀數(shù)據(jù)接收下來。對于16KHz 時鐘,需要設(shè)計一個13 進制的分頻器來產(chǎn)生4800 波特率的時鐘信號。圖21 分頻模塊 然后建立波形文件，對以上模塊進行時序仿真，仿真結(jié)果如圖22所示，方正結(jié)果說明，分頻輸出實現(xiàn)了對輸入的325分頻，分頻模塊設(shè)計正確。這里采用常用的數(shù)據(jù)波特率為9600bps，則所需時鐘的頻率為16*9600。2 分頻模塊的設(shè)計 由于UART是異步傳輸，沒有傳輸同步時鐘。 輸出：送往接受模塊的信號和檢驗模塊。向PC機發(fā)送信號。 發(fā)送電路的波特率發(fā)生器，將16KHz的時鐘分頻為4800Hz的時鐘。每個層次可用一個或多個具體模塊加以實現(xiàn)。最終下載到實驗板上測試通過。完成的功能為實現(xiàn)收發(fā)一幀10個bit、波特率為4800的串口通信控制器。實驗的重心放在了RS232串口通信控制器發(fā)送模塊和接收模塊的設(shè)計，采用了自頂向下的思路進行設(shè)計。 任務(wù)要求1課題要求(1)用RS232實現(xiàn)與單片機之間的數(shù)據(jù)通信，單片機上用串口工具接收；(2)CPLD每1秒鐘發(fā)送1個字節(jié)的數(shù)據(jù)到單片機；(3)所發(fā)送的數(shù)據(jù)用實驗箱上的8個開關(guān)輸入；(4)設(shè)置發(fā)送允許控制；(5)數(shù)據(jù)格式：1位起始位、8位數(shù)據(jù)位、1位停止位；(6)數(shù)據(jù)傳輸速率：4800波特。頂層模塊：作用為集成子模塊功能，控制子模塊的連接和耦合信號。輸入：16KHz晶振信號。輸入：4800Hz時鐘信號、發(fā)送數(shù)據(jù)。接收模塊，檢測接收端，若檢測到低電平則開始接收數(shù)據(jù)輸入：CPLD發(fā)送的數(shù)據(jù)。為了能保證數(shù)據(jù)傳輸?shù)恼_性，UART采用16倍數(shù)據(jù)波特率的時鐘進行采樣。系統(tǒng)時鐘為50MHz，則分頻系數(shù)為50000000/(16*9600) =，取整為325。圖22 分頻模塊仿真結(jié)果3 發(fā)送電路的波特率發(fā)生器的設(shè)計 要產(chǎn)生4800 波特率,要有一個不低于4800Hz的時鐘才可以。 發(fā)送過程：空閑狀態(tài)，線路處于高電平；當受到發(fā)送數(shù)據(jù)指令后，拉低線路一個數(shù)據(jù)位的時間T，接著數(shù)據(jù)按地位到高位依次發(fā)送，數(shù)據(jù)發(fā)送完畢后，接著發(fā)送停止位（停止位為高電平），一幀數(shù)據(jù)發(fā)送結(jié)束。串行接收電路首先要能判斷接收數(shù)據(jù)的到來,即每一幀的開始,然后對數(shù)據(jù)進行3 次采樣,最后判決輸出。開始rx=0Nidle=0YN接收數(shù)據(jù)Y停止位N結(jié)束Y圖26 接收模塊算法示意圖（2） 生成模塊文件 新建一原理圖文件，其中clk為時鐘輸入，rx為需要串行數(shù)據(jù)輸入，dataout為并行輸出，rdsig為忙閑信號輸出。為完成3 次采樣,除了頻率為9600Hz 的接收時鐘外,還要有一個3 倍頻的采樣時鐘3 VHDL描述思路第二部分“系統(tǒng)設(shè)計”中對系統(tǒng)的功能和邏輯結(jié)構(gòu)、以及模塊劃分都有了詳細的敘述，模塊間的耦合和信號的傳遞關(guān)系已經(jīng)清晰。實際測試過程中也印證了這一點?？梢栽诓桓淖兿到y(tǒng)框架和模塊間電路連接關(guān)系，增加其他模塊，實現(xiàn)其他功能。在設(shè)計階段，對系統(tǒng)描述采用過多種方
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