【正文】 6分頻？ 5用filpflop和logicgate設(shè)計(jì)一個(gè)1位加法器，輸入carryin和currentstage，輸出 carryout和nextstage.byare（華為） 5請(qǐng)畫(huà)出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？（漢王筆試） 5怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試） 5How（新太硬件面試） 4簡(jiǎn)述latch和filpflop的異同。（未知） 4用波形表示D觸發(fā)器的功能。5）NORD），請(qǐng)選用以下邏輯中的一種，并說(shuō)明為什 么？1）INVXOR（仕蘭微電子） 3利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz39。上海筆試試題） 3用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或。mux） 2畫(huà)出NOT,NAND,NOR的符號(hào)，真值表，還有transistoredge.(lessresponsewhichANDatransistorexplain? 2為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大？（仕蘭微電子） 2用mos管搭出一個(gè)二輸入與非門。PMOSoftime,pleasebalanceacurve?segmentand operationAnditscrossinverter（威盛） 2please（威盛VIA （威盛VIA組合邏輯電路最大延 遲為T2max,最小為T2min。（南山之橋） 1給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。（南山之橋） 1MOORE當(dāng)一個(gè)觸發(fā)器進(jìn)入亞 穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平 上。CMOS輸出接到TTL是可以直接互連。產(chǎn)生毛刺叫冒險(xiǎn)。如 果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn) metastability的情況。Time)和保持時(shí)間（Hold 保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。建立時(shí)間是指觸發(fā) 器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。 （未知） 解釋setup和hold 什么是Setup 什么是線與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試） 線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。（未知） _______________________________________________________________________ （未知） 3微波電路的匹配電阻。（未知） 2求鎖相環(huán)的輸出頻率，給了一個(gè)鎖相環(huán)的結(jié)構(gòu)圖。（華為面試題） 2晶體振蕩器,好像是給出振蕩頻率讓你求周期(應(yīng)該是單片機(jī)的,12分之一周期....)（未知） 1選擇電阻時(shí)要考慮什么？（東信筆試題） 1在CMOS電路中，要有一個(gè)單管作為開(kāi)關(guān)管精確傳遞模擬低電平，這個(gè)單管你會(huì)用P管 還是N管，為什么？（仕蘭微電子） 給出多個(gè)mos管組成的電路求5個(gè)點(diǎn)的電壓。rise/fall時(shí)間。并畫(huà)出一個(gè)晶體管級(jí)的 運(yùn)放電路。（凹凸） 基本放大電路種類（電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器），優(yōu)缺 點(diǎn)，特別是廣泛采用差分結(jié)構(gòu)的原因。（未知） 最基本的如三極管曲線特性。（未知） 描述反饋電路的概念，列舉他們的應(yīng)用。（未知） 給出一差分電路，告訴其輸出電壓Y+和Y,求共模分量和差模分量。（仕蘭微電子） 1用運(yùn)算放大器組成一個(gè)10倍的放大器。(Infineon筆試試題) 1電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電 壓，要求繪制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾 波器。(Infineon筆試試題) 2電壓源、電流源是集成電路中經(jīng)常用到的模塊，請(qǐng)畫(huà)出你知道的線路結(jié)構(gòu)，簡(jiǎn)單描述 其優(yōu)缺點(diǎn)。 （華為面試題） 2LC正弦波振蕩器有哪幾種三點(diǎn)式振蕩電路，分別畫(huà)出其原理圖。（未知） 如果公司做高頻電子的，可能還要RF知識(shí)，調(diào)頻，鑒頻鑒相之類，不一一列舉。（未知） 3DAC和ADC的實(shí)現(xiàn)各有哪些方法？（仕蘭微電子） 3A/D電路組成、工作原理。在硬件上，要用oc門來(lái)實(shí)現(xiàn)，由于不用 oc門可能使灌電流過(guò)大，而燒壞邏輯門。和Holdup時(shí)間？（漢王筆試） setup和holdup時(shí)間,區(qū)別.（南山之橋） 解釋setuptime上海筆試試題） Setup/hold輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上 升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間Setup如果holdtime）。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí) 間，那么超過(guò)量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。TTL接到CMOS需 要在輸出端口加一上拉電阻接到5V或者12V。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú) 用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。與（飛利浦－大唐筆試） Delaysetup問(wèn)，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件。上海筆試試題） 1一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)上海筆試試題） 給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入， 使得輸出依賴于關(guān)鍵路徑。showschmatic,layoutsectionwithtransferalsoregionNMOSof（威 盛筆試題circuitCMOSrisedefinechanneland（揚(yáng)智電子筆試） 2pleaselevelcmosgateinputfordelaylevel的電路。gate。（飛利浦－大唐筆試） 3畫(huà)出Y=A*B+C的cmos電路圖。（未知） 3給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)（實(shí)際上就是化 簡(jiǎn)）。B）OR4）NAND答案：NAND（未知） 3用與非門等設(shè)計(jì)全加法器。（揚(yáng)智電子筆試） 4用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器。上海筆試試題） 4畫(huà)出DFF的結(jié)構(gòu)圖,用verilog實(shí)現(xiàn)之。（未知） 50、LATCH和DFF的概念和區(qū)別。manyneeded16?（未知） 5用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)。（未知） 6BLOCKINGmodule。reset, inputreset。d。 regq。clk=d。clk clk regposedgereset) 0。 in=你所知道的可編程邏輯器 件有哪些？ moduled, input outputq。clk=d。（未知） 6一個(gè)狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)（不過(guò)這個(gè)狀態(tài)機(jī)畫(huà)的實(shí)在比較差，很容易誤解 的）。（仕蘭微電子） 70、畫(huà)狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢。（威盛） 7用FSM實(shí)現(xiàn)101101的序列檢測(cè)模塊。machine；請(qǐng)用RTL描述其state（飛利浦－大唐筆試） 7現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x 為4位二進(jìn)制整數(shù)輸入信號(hào)。memory，及dram的區(qū)別？（新太硬件面試） 7給出單管DRAM的原理圖(西電版《數(shù)字電子技術(shù)基礎(chǔ)》作者楊頌華、馮毛官205頁(yè)圖9 －14b)，問(wèn)你有什么辦法提高refreshschematicSRAMtransistors,pointcanwhichlineSystem USB:Bus VHDL:Language SDR:Rate 　　壓控振蕩器的英文縮寫(xiě)(VCO)。RAM ____________________________________________________________________________ IC設(shè)計(jì)基礎(chǔ)（流程、工藝、版圖、器件） 我們公司的產(chǎn)品是集成電路，請(qǐng)描述一下你對(duì)集成電路的認(rèn)識(shí)，列舉一些與集成電路 相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。根據(jù)一 個(gè)用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。（仕蘭微面試題目） 簡(jiǎn)述FPGA等可編程邏輯器件設(shè)計(jì)流程。out之間的設(shè)計(jì)flow,并列出其中各步使用的tool.（未知） Asic的design上海筆試試題） 寫(xiě)出asic前期設(shè)計(jì)的流程和相應(yīng)的工具。(viewdraw) 2.）電路仿真（circuitVeroligXL Modlesim pspice，spectrehp 3.）邏輯綜合（synthesis 1請(qǐng)簡(jiǎn)述一下設(shè)計(jì)后端的整個(gè)流程？（仕蘭微面試題目） 1是否接觸過(guò)自動(dòng)布局布線？請(qǐng)說(shuō)出一兩種工具軟件。（仕蘭微面試題目） 1半導(dǎo)體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目） 1描述CMOS電路中閂鎖效應(yīng)產(chǎn)生的過(guò)程及最后的結(jié)果？（仕蘭微面試題目） 1解釋latchup現(xiàn)象和Antenna（科廣試題） 2Pleasedescribesemiconductor.ofdiffusionprocess.（威 盛筆試題circuit（凹凸的題目和面試） 2寫(xiě)schematic（未知） 3太底層的MOS管物理特性感覺(jué)一般不大會(huì)作為筆試面試題，因?yàn)槿俏㈦娮游锢恚?式推導(dǎo)太羅索，除非面試出題的是個(gè)老學(xué)究。Avant，UNIX當(dāng)然也要大概會(huì)操作。rm,uname。簡(jiǎn)述單片機(jī)應(yīng)用系統(tǒng)的設(shè)計(jì)原則。（仕蘭微面試 題目） PCI總線的含義是什么？PCI總線的主要特點(diǎn)是什么？P1，0FFH：MOVR3，00H：MOVA，R3SKP1：此延時(shí)子程序略 　　 單片機(jī)上電后沒(méi)有運(yùn)轉(zhuǎn)，首先要檢查什么？（東信筆試題） What（揚(yáng)智電子筆試） 芯片組（Chipset）是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為 北橋芯片和南橋芯片。其中北橋芯片起著主導(dǎo)性的作用，也稱為主橋（Host（東信筆試題） 1請(qǐng)畫(huà)出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接 口、所存器/緩沖器）。信號(hào)與系統(tǒng) 的話音頻率一般為300~3400HZ，若對(duì)其采樣且使信號(hào)不失真，其最小的采樣頻率應(yīng)為 多大？若采用8KHZ的采樣頻率，并采用8bit的PCM編碼，則存儲(chǔ)一秒鐘的信號(hào)數(shù)據(jù)量有多 大？（仕蘭微面試題目） 什么耐奎斯特定律,怎么由模擬信號(hào)轉(zhuǎn)為數(shù)字信號(hào)。兩路？ 信號(hào)與系統(tǒng):在時(shí)域與頻域關(guān)系。連續(xù)正弦信號(hào)和連續(xù)矩形波(都有圖)的傅立葉變換（新太硬件面題） 拉氏變換與Z變換公式等類似東西，(n)=a*h(n1)+b*δ(n)－.（信威 dsp軟件面試題） DSP的結(jié)構(gòu)（哈佛結(jié)構(gòu)）；（未知） 嵌入式處理器類型(如ARM)，操作系統(tǒng)種類（Vxworks,ucos,winCE,linux），操作系 統(tǒng)方面偏CS方向了，在CS篇里面講了；（未知） 1有一個(gè)LDO芯片將用于對(duì)手機(jī)供電，需要你對(duì)他進(jìn)行評(píng)估，你將如何設(shè)計(jì)你的測(cè)試項(xiàng) 目？ 1某程序在一個(gè)嵌入式系統(tǒng)（200MSDRAM）中是否還需要優(yōu)化？（仕蘭微面試題目） 1A） 　　{*n,m[2]。 　　testf(n)。value 　　 　?。testf(int**p) 　　*p+=1。*n,m[2]。 　　testf(amp。 　　printf(Data 　　下面的結(jié)果是程序A還是程序B的？is（威盛VIA 2防火墻是怎么實(shí)現(xiàn)的？（新太硬件面題） 2 方形圍欄的樁子的個(gè)數(shù)一樣但是小于36，問(wèn)有多少羊？（威盛） 2(這個(gè)題目真bt)(威勝) 用perl或TCL/Tk實(shí)現(xiàn)一段字符串識(shí)別和比較的程序。（IBM） 3Whatisaresource(Intel) 3三個(gè)(a+b)+c==(a+c)+b。(Dephi) ____________________________________________________________________________ 題目是英文出的，要用英文回答。 你希望從事哪方面的研究？（可以選擇多個(gè)方向。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包括 原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過(guò)程。所以最好在面試前 把該看的書(shū)看看。it 對(duì)于汽車直流電源，電源采用如下濾波方式，L電感和CC2選擇多少合適？L為100UH、1mH哪種較好？ L+12VC1輸入C2輸出簡(jiǎn)述實(shí)時(shí)操作系統(tǒng)的任務(wù)調(diào)度算法。請(qǐng)用C或者51匯編語(yǔ)言編寫(xiě)使用冒泡算法對(duì)16進(jìn)制字串str[]從小到大排列。 問(wèn)，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件。 數(shù)字電路 同步電路和異步電路的區(qū)別是什么？（仕蘭微電子） 什么是同步邏輯和異步邏輯？（漢王筆試） 同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。由於非同步電路具有下列優(yōu)點(diǎn)無(wú)時(shí)鐘歪斜問(wèn)題、低電源消耗、平均效