【正文】 ______________________ IIRRAM 名詞解釋，無聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipeline、 IRQ,BIOS,USB,VHDL,VLSIRate 　　壓控振蕩器的英文縮寫(VCO)。SingleLanguage SDR:HardwareBus VHDL:UniversalSystem USB:InputInterrupt（威盛筆試題 circuitlineiswhichdatacan whichtransistors,pointwithSRAMaschematic（降低溫 度，增大電容存儲(chǔ)容量）（Infineon筆試） 80、Pleasememory，及dram的區(qū)別？（新太硬件面試） 7給出單管DRAM的原理圖(西電版《數(shù)字電子技術(shù)基礎(chǔ)》作者楊頌華、馮毛官205頁圖9 －14b)，問你有什么辦法提高refresh電源電壓為3~5v假 設(shè)公司接到該項(xiàng)目后，交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計(jì)，試討論該產(chǎn)品的設(shè)計(jì)全程。（飛利浦－大唐筆試） 7現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x 為4位二進(jìn)制整數(shù)輸入信號(hào)。（未知） 7用verilog/vddl檢測stream中的特定字符串（分狀態(tài)用狀態(tài)機(jī)寫）。machine；請(qǐng)用RTL描述其stateb： 例如a：（威盛） 7用FSM實(shí)現(xiàn)101101的序列檢測模塊。（未知） 7設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī)，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1） 畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語法要符合fpga設(shè)計(jì)的要求；（3）設(shè)計(jì) 工程中可使用的工具及設(shè)計(jì)大致過程。（仕蘭微電子） 70、畫狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢。（未知） 6一個(gè)狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)（不過這個(gè)狀態(tài)機(jī)畫的實(shí)在比較差，很容易誤解 的）。（仕蘭微電子） 6用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。d。q =if(reset) posedgeclkq。q。 output inputclk。 inputd, module試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。你所知道的可編程邏輯器 件有哪些？ =assign~out。in =else 0。out(reset) orposedge regin。 outputreset。clk clk_o,clk（漢王筆試） moduled。q =if(reset) posedgeclkq。 reg[7:0]d。reset。 inputq)。reset,dff8(clkmodule。賦值的區(qū)別。（未知） 6BLOCKINGCounter,N=5。（未知） 5用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)。(Intel)16?divideneededcircuitsmany （南山之橋） 5（未知） 50、LATCH和DFF的概念和區(qū)別。（未知） 4D觸發(fā)器和D鎖存器的區(qū)別。上海筆試試題） 4畫出DFF的結(jié)構(gòu)圖,用verilog實(shí)現(xiàn)之。（威盛VIA（揚(yáng)智電子筆試） 4用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器。（華為） 4用簡單電路實(shí)現(xiàn)，當(dāng)A為輸入時(shí)，輸出B波形為…（仕蘭微電子） 4A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個(gè)數(shù)比0 多，那么F輸出為1，否則F為0），用與非門實(shí)現(xiàn)，輸入數(shù)目沒有限制。答案：NAND（未知） 3用與非門等設(shè)計(jì)全加法器。6）XOR4）NAND2）ANDANDB）OR （Infineon筆試） 3為了實(shí)現(xiàn)邏輯（A（未知） 3給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)（實(shí)際上就是化 簡）。（飛利浦－大唐筆試） 3畫出CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y=A*B+C(D+E)。（飛利浦－大唐筆試） 3畫出Y=A*B+C的cmos電路圖。gate。 畫出CMOS的圖，畫出towtoonelevel的電路。（威盛筆試題circuitdelayrisingforfasterinput explaingateinputcmosoflevelthe（揚(yáng)智電子筆試） 2pleaseandandofchannelrationdefinefallrisewithCMOSdesign（威 盛筆試題circuittransferofeachNMOSPMOSregionthealso(VoutVin)transfersectionwithitsschmatic,layoutCMOSshowm(1,3,4,5,10,11,12,13,14,15)的和。（未知） 2卡諾圖寫出邏輯表達(dá)使。上海筆試試題） 給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問關(guān)鍵路徑是什么，還問給出輸入， 使得輸出依賴于關(guān)鍵路徑。（威盛VIA上海筆試試題） 1一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)（威盛VIAclock的delay,寫出決 定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。問，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件。hold 1時(shí)鐘周期為T,觸發(fā)器D1的建立時(shí)間最大為T1max，最小為T1min。setupperiod（飛利浦－大唐筆試） Delay（南山之橋） 1多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域。與異步復(fù)位的區(qū)別。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無 用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。（飛利浦－大唐筆試） 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。TTL接到CMOS需 要在輸出端口加一上拉電阻接到5V或者12V。 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試） 常用邏輯電平：12V，5V，；TTL和CMOS不可以直接互連， 間，而CMOS則是有在12V的有在5V的。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競爭和冒險(xiǎn)現(xiàn)象。（仕蘭微 電子） 什么是競爭與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？（漢王筆試） 在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致 叫競爭。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí) 間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。time）。 建立時(shí)間(Setup如果holdtime,這個(gè) 數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上 升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間Setup是測試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。上海筆試試題） Setup/hold（威盛VIAtimetime的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化。和Holdup時(shí)間？（漢王筆試） setup和holdup時(shí)間,區(qū)別.（南山之橋） 解釋setup同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。在硬件上，要用oc門來實(shí)現(xiàn)，由于不用 oc門可能使灌電流過大，而燒壞邏輯門。異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。如電路的低功耗，穩(wěn)定，高速如何 做到，調(diào)運(yùn)放，布版圖注意的地方等等,一般會(huì)針對(duì)簡歷上你所寫做過的東西具體問，肯 定會(huì)問得很細(xì)（所以別把什么都寫上，精通之類的詞也別用太多了），這個(gè)東西各個(gè)人就 不一樣了，不好說什么了。（未知） 3DAC和ADC的實(shí)現(xiàn)各有哪些方法？（仕蘭微電子） 3A/D電路組成、工作原理。給出電源電壓波形圖，要求繪制終端波形圖。（未知） 如果公司做高頻電子的，可能還要RF知識(shí)，調(diào)頻，鑒頻鑒相之類，不一一列舉。（華為面試題） 2鎖相環(huán)有哪幾部分組成？（仕蘭微電子） 2鎖相環(huán)電路組成，振蕩器（比如用D觸發(fā)器如何搭）。 （華為面試題） 2LC正弦波振蕩器有哪幾種三點(diǎn)式振蕩電路，分別畫出其原理圖。（凹凸） 2史密斯特電路,求回差電壓。(Infineon筆試試題) 2電壓源、電流源是集成電路中經(jīng)常用到的模塊，請(qǐng)畫出你知道的線路結(jié)構(gòu)，簡單描述 其優(yōu)缺點(diǎn)。（未知） 1有源濾波器和無源濾波器的原理及區(qū)別?（新太硬件） 1有一時(shí)域信號(hào)S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),當(dāng)其通過低通、 帶通、高通濾波器后的信號(hào)表示方式。(Infineon筆試試題) 1電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電 壓，要求繪制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾 波器。（仕蘭微電子） 1用運(yùn)算放大器組成一個(gè)10倍的放大器。（凹凸） 1畫出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖。（未知） 給出一差分電路，告訴其輸出電壓Y+和Y,求共模分量和差模分量。（未知） 給出一個(gè)查分運(yùn)放，如何相位補(bǔ)償，并畫補(bǔ)償后的波特圖。（未知） 描述反饋電路的概念，列舉他們的應(yīng)用。模電數(shù)電面試筆試題目大全模擬電路 基爾霍夫定理的內(nèi)容是什么？（仕蘭微電子） 平板電容公式(C=εS/4πkd)。（未知） 最基本的如三極管曲線特性。（仕蘭微電子） 負(fù)反饋種類（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋）；負(fù)反 饋的優(yōu)點(diǎn)（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非 線性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)節(jié)作用）（未知） 放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁?，有哪些方法？（仕蘭微電子） 頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個(gè)方法。（凹凸） 基本放大電路種類（電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器），優(yōu)缺 點(diǎn)，特別是廣泛采用差分結(jié)構(gòu)的原因。（未知） 1畫差放的兩個(gè)輸入管。并畫出一個(gè)晶體管級(jí)的 運(yùn)放電路。（未知） 1給出一個(gè)簡單電路，讓你分析輸出電壓的特性（就是個(gè)積分電路），并求輸出端某點(diǎn) 的rise/fall時(shí)間。當(dāng)RCT時(shí)，給出輸入電壓波形圖，繪制兩種電路的輸出波形圖。（未知） 1選擇電阻時(shí)要考慮什么？（東信筆試題） 1在CMOS電路中，要有一個(gè)單管作為開關(guān)管精確傳遞模擬低電平，這個(gè)單管你會(huì)用P管 還是N管，為什么？（仕蘭微電子） 給出多個(gè)mos管組成的電路求5個(gè)點(diǎn)的電壓。（仕蘭微電子） 2畫電流偏置的產(chǎn)生電路，并解釋。（華為面試題） 2晶體振蕩器,好像是給出振蕩頻率讓你求周期(應(yīng)該是單片機(jī)的,12分之一周期....)（仕蘭微電子） 2VCO是什么,什么參數(shù)(壓控振蕩器?)（未知） 2求鎖相環(huán)的輸出頻率，給了一個(gè)鎖相環(huán)的結(jié)構(gòu)圖。（未 知） 3一電源和一段傳輸線相連（長度為L,傳輸時(shí)間為T），畫出終端處波形，考慮傳輸線 無損耗。（未知） 3微波電路的匹配電阻。（未知） 3實(shí)際工作所需要的一些技術(shù)知識(shí)(面試容易問到)。（未知） _______________________________________________________________________ 數(shù)字電路 同步電路和異步電路的區(qū)別是什么？（仕蘭微電子） 什么是同步邏輯和異步邏輯？（漢王筆試） 同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。 什么是線與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試） 線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。 什么是Setuptime和hold（未知） 解釋setup和holdviolation，畫圖說明，并說明解決辦法。 time建立時(shí)間是指觸發(fā) 器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。 保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。Time)和保持時(shí)間（Hold建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信 號(hào)需要保持不變的時(shí)間。如 果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn) metastability的情況。 說說對(duì)數(shù)字邏輯中的競爭和冒險(xiǎn)的理解，并舉例說明競爭和冒險(xiǎn)怎樣消除。產(chǎn)生毛刺叫冒險(xiǎn)。解決 方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。CMOS輸出接到TTL是可以直接互連。 1如何解決亞穩(wěn)態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞 穩(wěn)態(tài)時(shí)，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平 上。 1IC設(shè)計(jì)中同步復(fù)位與（南山之橋） 1MOOREMEELEY狀態(tài)機(jī)的特征。（南山之橋） 1給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。–組合邏輯電路最大延 遲為T2max,最小為T2min。（華 為） 1給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tckq,還有（威盛VIA上海筆試試題） 1說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。如何改善timing。 （未知）