【正文】 畫出由運放構(gòu)成加法、減法、微分、積分運算的電路原理圖。（未知） 給出一差分電路，告訴其輸出電壓Y 和Y,求共模分量和差模分量。（未知） 給出一個查分運放，如何相位補(bǔ)償，并畫補(bǔ)償后的波特圖。（未知） 描述反饋電路的概念，列舉他們的應(yīng)用。（揚智電子筆試）模擬電路1基爾霍夫定理的內(nèi)容是什么？（仕蘭微電子） 基爾霍夫電流定律是一個電荷守恒定律,即在一個電路中流入一個節(jié)點的電荷與流出同一個節(jié)點的電荷相等.基爾霍夫電壓定律是一個能量守恒定律,即在一個回路中回路電壓之和為零.平板電容公式(C=εS/4πkd)。（未知）6BLOCKING NONBLOCKING 賦值的區(qū)別。（華為）5實現(xiàn)N位Johnson Counter,N=5。（南山之橋）5（未知）50、LATCH和DFF的概念和區(qū)別。（未知）4D觸發(fā)器和D鎖存器的區(qū)別。（威盛VIA 上海筆試試題）4畫出DFF的結(jié)構(gòu)圖,用verilog實現(xiàn)之。（揚智電子筆試）4用傳輸門和倒向器搭一個邊沿觸發(fā)器。（華為）4用簡單電路實現(xiàn)，當(dāng)A為輸入時，輸出B波形為…（仕蘭微電子）4A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個數(shù)比0多，那么F輸出為1，否則F為0），用與非門實現(xiàn)，輸入數(shù)目沒有限制。（Infineon筆試）3為了實現(xiàn)邏輯（A XOR B）OR （C AND D），請選用以下邏輯中的一種，并說明為什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）3用與非門等設(shè)計全加法器。（未知）3給一個表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)（實際上就是化簡）。（飛利浦－大唐筆試）3畫出CMOS電路的晶體管級電路圖，實現(xiàn)Y=A*B+C(D+E)。（飛利浦－大唐筆試）3畫出Y=A*B+C的cmos電路圖。（Infineon筆試）畫出CMOS的圖，畫出towtoone mux gate。（揚智電子筆試）2please draw the transistor level schematic of a cmos 2 input AND gate andexplain which input has faster response for output rising edge.(less delaytime)。（威盛VIA 上海筆試試題）2化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（未知）2邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點），全加器等等。（威盛VIA 上海筆試試題）1一個四級的Mux,其中第二級信號為關(guān)鍵信號如何改善timing。（華為）1給出某個一般時序電路的圖，有Tsetup,Tdelay,Tckq,還有 clock的delay,寫出決定最大時鐘的因素，同時給出表達(dá)式。組合邏輯電路最大延遲為T2max,最小為T2min。（南山之橋）1給了reg的setup,hold時間，求中間組合邏輯的delay范圍。（南山之橋）1MOORE 與 MEELEY狀態(tài)機(jī)的特征。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。（飛利浦－大唐筆試）亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達(dá)到一個可確認(rèn)的狀態(tài)。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試）常用邏輯電平：12V，5V，；TTL和CMOS不可以直接互連，間，而CMOS則是有在12V的有在5V的。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。（仕蘭微電子）什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致叫競爭。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。建立時間(Setup Time)和保持時間（Hold time）。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。（未知）解釋setup和hold time violation，畫圖說明，并說明解決辦法。同時在輸出端口應(yīng)加一個上拉電阻。 什么是線與邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試）線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。數(shù)字電路同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）什么是同步邏輯和異步邏輯？（漢王筆試）同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。在硬件上，要用oc門來實現(xiàn)，由于不用oc門可能使灌電流過大，而燒壞邏輯門。什么是Setup 和Holdup時間？（漢王筆試）setup和holdup時間,區(qū)別.（南山之橋）解釋setup time和hold time的定義和在時鐘信號延遲時的變化。（威盛VIA 上海筆試試題）Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。輸入信號應(yīng)提前時鐘上升沿（如上升沿有效）T時間到達(dá)芯片，這個T就是建立時間Setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability的情況。說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。產(chǎn)生毛刺叫冒險。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。CMOS輸出接到TTL是可以直接互連。1如何解決亞穩(wěn)態(tài)。當(dāng)一個觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上。1IC設(shè)計中同步復(fù)位與 異步復(fù)位的區(qū)別。（南山之橋）1多時域設(shè)計中,如何處理信號跨時域。（飛利浦－大唐筆試）Delay period setup – hold1時鐘周期為T,觸發(fā)器D1的建立時間最大為T1max，最小為T1min。問，觸發(fā)器D2的建立時間T3和保持時間應(yīng)滿足什么條件。（威盛VIA 上海筆試試題）1說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。（威盛VIA 上海筆試試題）給出一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給出輸入，使得輸出依賴于關(guān)鍵路徑。（未知）2卡諾圖寫出邏輯表達(dá)使。（威盛）2please show the CMOS inverter schmatic,layout and its cross sectionwith Pwell its transfer curve (VoutVin) And also explain theoperation region of PMOS and NMOS for each segment of the transfer curve? （威盛筆試題circuit ）2To design a CMOS invertor with balance rise and fall time,please definethe ration of channel width of PMOS and NMOS and explain?2為什么一個標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子）2用mos管搭出一個二輸入與非門。（威盛筆試題circuit ）2畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。（威盛VIA 上海筆試試題）3用一個二選一mux和一個inv實現(xiàn)異或。（科廣試題）3用邏輯們和cmos電路實現(xiàn)ab+cd。（仕蘭微電子）3利用4選1實現(xiàn)F(x,y,z)=xz+yz39。3給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點波形。（華為）給出兩個門電路讓你分析異同。（未知）4用波形表示D觸發(fā)器的功能。（揚智電子筆試）4用邏輯們畫出D觸發(fā)器。（威盛）4畫出一種CMOS的D鎖存器的電路圖和版圖。（新太硬件面試）4簡述latch和filpflop的異同。（未知）5latch與register的區(qū)別,