集成電路后端設(shè)計簡介-wenkub
2023-01-22 01:54:28 本頁面
【正文】 間溝道的電流。單元本身經(jīng)過精心設(shè)計，并完成了設(shè)計規(guī)則檢查和電學性能驗證 ? 設(shè)計者將所需要的單元從標準單元庫中調(diào)出來，并排列成行，行間留有可調(diào)整的布線通道。 ? 1965年， Intel公司創(chuàng)始人之一的 Gorden E. Moore博士在研究存貯器芯片上晶體管增長數(shù)的時間關(guān)系時預測，芯片上晶體管數(shù)目每隔 18個月翻一番或每三年翻兩番，這一關(guān)系被稱為 摩爾定律(Moore39。s Law) 集成電路的分類 集 成 電 路按器件結(jié)構(gòu)類型 按集成度分類 按基片材料分類 按電路的功能分類 按應用領(lǐng)域分類雙極集成電路MOS集成電路BiMOS集成電路小規(guī)模集成電路中規(guī)模集成電路大規(guī)模集成電路超大規(guī)模集成電路特大規(guī)模集成電路巨大規(guī)模集成電路單片集成電路混合集成電路數(shù)字集成電路模擬集成電路數(shù)?；旌霞呻娐窐藴释ㄓ眉呻娐穼Ｓ眉呻娐芳呻娐吩O(shè)計方法 ? 全定制方法（ FullCustom Design Approach） ? 適用于要求得到最高速度、最低功耗、最省面積和最高成品率的芯片設(shè)計 ? 完全是由用戶設(shè)計師根據(jù)所選定的生產(chǎn)工藝按自己的要求獨立地進行集成電路產(chǎn)品設(shè)計，這樣可以使所設(shè)計的電路具有盡可能高的工作速度、盡可能小的芯片面積和滿意的封裝 ? 針對每個晶體管進行電路參數(shù)和版圖優(yōu)化，以獲得最佳的性能 (包括速度和功耗 )以及最小的芯片面積。再按設(shè)計電路的功能要求將各內(nèi)部單元以及輸入 /輸出單元連接起來，就得到所需的芯片版圖 第二部分 CMOS原理 MOS晶體管的基本結(jié)構(gòu) 1. MOS（金屬 氧化物 半導體）場效應晶體管，簡稱為 MOS管（或器件），其核心結(jié)構(gòu)是由導體、絕緣體與構(gòu)成管子襯底的摻雜半導體這三層材料疊在一起組成的。 4. 早期的柵極材料采用的就是良導體金屬鋁。它們之間所能流過的電流就是二極管的反向漏電流。對于 N溝 MOS器件而言，將閾值電壓 VT＞ 0的器件稱為增強型器件，閾值電壓 VT＜ 0的器件，稱為耗盡型器件。當源 漏間加一電壓 Vds以及 Vgs = VT時，由于源 漏電壓和柵 襯底電壓而分別產(chǎn)生的電場水平和垂直分量的作用，沿著溝道就出現(xiàn)了導電。在這種情況下，導電是由于正漏極電壓作用下電子的漂移機理所引起的。 （ 6）影響源極流向漏極（對于給定的襯底電阻率）的漏極電流 Ids大小的因素有： 源 、 漏之間的距離； 溝道寬度； 開啟電壓 VT； 柵絕緣氧化層的厚度； 柵絕緣層的介電常數(shù)； 載流子 （ 電子或空穴 ） 的遷移率 μ。 MOS晶體管性能分析 描述 NMOS器件在三個區(qū)域中性能的理想表達式為： 0 （ a） 截止區(qū) Ids＝ Vgs－ VT≤0 （ b） 線性區(qū) 0＜ Vgs－ VT＜ Vds （ c） 飽和區(qū) MOS器件電壓 電流特性 N型 MOS管和 P型 MOS管工作在線性區(qū)和飽和區(qū)時的電壓 電流特性曲線： 線 性 區(qū)飽 和 區(qū)︱ Vd s︱ = ︱ Vg s－ Vt︱︱ Vd s︱︱ Id s︱︱ Vg s 1︱︱ Vg s 2︱︱ Vg s 3︱︱ Vg s 4︱簡單 MOS管的工藝步驟 ? Al柵工藝 ? Si柵工藝（自對準） Al柵工藝（以 NMOS為例） （ 1）一次氧化 （ 2） S、 D區(qū)擴散、氧化 （ 3）光刻柵區(qū) （ 4）柵氧化 （ 5）光刻引線孔 （ 6）蒸
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