集成電路設(shè)計(jì)上機(jī)實(shí)驗(yàn)報(bào)告集成電路上機(jī)參考模版-wenkub
2023-04-07 12:40:49 本頁(yè)面
【正文】 4 C CB Gnd Gnd NMOS W=39。 PS=39。 AS=39。 M=1M2 CB Clk Gnd Gnd NMOS W=39。 PS=39。 AS=39。 M=1M27 14 Q Gnd Gnd NMOS W=39。 PS=39。 AS=39。 M=1M29 Q 12 Gnd Gnd NMOS W=39。 PS=39。 AS=39。 M=1M24 12 CB QB Gnd NMOS W=39。 PS=39。 AS=39。 M=1M26 QB ClB 14 Gnd NMOS W=39。 PS=39。 AS=39。 M=1M20 12 C 13 Gnd NMOS W=39。 PS=39。 AS=39。 M=1M21 13 10 Gnd Gnd NMOS W=39。 PS=39。 AS=39。 M=1M11 4 C 7 Gnd NMOS W=39。 PS=39。 AS=39。 M=1M12 7 10 8 Gnd NMOS W=39。 PS=39。 AS=39。 M=1M7 4 CB 5 Gnd NMOS W=39。 PS=39。 AS=39。 Tspice、仿真 參數(shù)設(shè)置* SPICE netlist written by SEdit Win32 * Written on Apr 22, 2016 at 10:27:29.tran 1n 100n START=0.include C:\Program Files\Tanner EDA\TSpice Pro\models\.print tran v(CP) v(Q1) v(Q2) v(Q3) v(Q4) v(Q5).param l=1u* Waveform probing mands.probe.options probefilename=+ probesdbfile=C:\Users\Administrator\Desktop\+ probetopmodule=Module0* No Ports in cell: PageID_Tanner* End of module with no ports: PageID_Tanner.SUBCKT DFFC ClB Clk Data Q QB Gnd VddM8 5 Data Gnd Gnd NMOS W=39。計(jì)數(shù)脈沖CP加至?xí)r鐘脈沖輸入端，每輸入一個(gè)計(jì)數(shù)脈沖，U1將翻轉(zhuǎn)一次。（3）加/減法計(jì)數(shù)器設(shè)計(jì)計(jì)數(shù)器是最常用的時(shí)序電路之一，可用來(lái)計(jì)數(shù)、分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖以及其他時(shí)序信號(hào)。與半加器相比,全加器不只考慮本位計(jì)算結(jié)果是否有進(jìn)位,也考慮上一位對(duì)本位的進(jìn)位,可以把多個(gè)一位全加器級(jí)聯(lián)后做成多位全加器.一位全加器(FA)的邏輯表達(dá)式為：S=A⊕B⊕CinCo=ACin+BCin+AB其中A,B為要相加的數(shù)，Cin為進(jìn)位輸入；S為和，Co是進(jìn)位輸出；如果要實(shí)現(xiàn)多位加法可以進(jìn)行級(jí)聯(lián)，就是串起來(lái)使用；比如32位+32位，就需要32個(gè)全加器；這種級(jí)聯(lián)就是串行結(jié)構(gòu)速度慢，如果要并行快速相加可以用超前進(jìn)位加法，超前進(jìn)位加法前查閱相關(guān)資料；如果將全加器的輸入置換成A和B的組合函數(shù)Xi和Y（S0…S3控制）,然后再將X,Y和進(jìn)位數(shù)通過全加器進(jìn)行全加，就是ALU的邏輯結(jié)構(gòu)結(jié)構(gòu)。因此，它具有置0、置1兩種功能。（7）點(diǎn)擊core set up 、Padframe set up和Pad Route set up的按紐。(5) 選擇ToolsSPRSet 。（2）輸出EDIF或TPR的網(wǎng)表。與主從觸發(fā)器相比，同工藝的邊沿觸發(fā)器有更強(qiáng)的抗干擾能力和更高的工作速度。Q4為0時(shí)，將G3和G6封鎖，D端通往基本RS觸發(fā)器的路徑也被封鎖。Q3=Q5非=D非，Q4=Q6非=D。工作過程如下：1）CP=0時(shí)，與非門G3和G4封鎖，其輸出Q3=Q4=1，觸發(fā)器的狀態(tài)不變。集成電路設(shè)計(jì)上機(jī)實(shí)驗(yàn)報(bào)告班級(jí)： 13020188 姓名： 樊雪偉 學(xué)號(hào)： 13020188022 2016年4月21日目錄 ……………………………………..3（1）D觸發(fā)器設(shè)計(jì)…………………………………………3（2）全加器設(shè)計(jì)……………………………………………8（3）加/減法計(jì)數(shù)器設(shè)計(jì)…………………………………12…………………………………19………24四．課程總結(jié)………………………………………………26第一部分 簡(jiǎn)單數(shù)字電路設(shè)計(jì)（1）D觸發(fā)器設(shè)計(jì)原理圖分析： SD和RD接至基本RS觸發(fā)器的輸入端，它們分別是預(yù)置和清零端，低電平有效。同時(shí)，由于Q3至Q5和Q4至Q6的反饋信號(hào)將這兩個(gè)門打開，因此可接收輸入信號(hào)D，Q5=D，Q6=Q5非=D非。由基本RS觸發(fā)器的邏輯功能可知，Q=Q3非=D。Q4輸出端至G6反饋線起到使觸發(fā)器維持在0狀態(tài)的作用，稱作置0維持線；Q4輸出至G3輸
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