【正文】 畢 業(yè) 設(shè) 計(jì)（論 文） 設(shè)計(jì)(論文)題目： 基于FPGA的頻率測(cè)量?jī)x的設(shè)計(jì) 金陵科技學(xué)院學(xué)士學(xué)位論文 目錄目 錄摘 要 IIAbstract III1 緒 論 12 相關(guān)技術(shù)綜述 3 ………………………………………………………………………...3 VHDL ……………………………………………………………………….3 EDA ………………………………………………………………………....4 QuartusⅡ……………………………………………………….……..............43 系統(tǒng)整體設(shè)計(jì) 7 …………………………………………………………................ 7 ……………………………………………………………….7 ………………………………………………………….84 系統(tǒng)各個(gè)模塊設(shè)計(jì)及仿真 9 ……………………………………………………………….9 分頻器模塊設(shè)計(jì)及仿真 9 閘門選擇器模塊設(shè)計(jì)及仿真 10 門控電路模塊設(shè)計(jì)及仿真 12 計(jì)數(shù)器模塊設(shè)計(jì)及仿真 13 鎖存器模塊設(shè)計(jì)及仿真 16 譯碼顯示器模塊設(shè)計(jì)及仿真 18 頂層文件 20 …………………………………………………….....20 ……………………………………………………….21結(jié) 論 22參考文獻(xiàn) 23附 錄…………………………………………………………………………….. 24致 謝 …………………………………………………………………………… 39IV金陵科技學(xué)院學(xué)士學(xué)位論文 摘要基于FPGA的頻率測(cè)量?jī)x的設(shè)計(jì)摘 要本文介紹了基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)方法。設(shè)計(jì)采用硬件描述語(yǔ)言VHDL進(jìn)行編程，并在軟件平臺(tái)QuartusⅡ，讓該頻率計(jì)可以在較高的時(shí)鐘頻率下正常工作。該數(shù)字頻率計(jì)采用測(cè)頻的方法能基本測(cè)量1Hz到10MHz之間的信號(hào)。我在設(shè)計(jì)時(shí)設(shè)計(jì)類六個(gè)模塊，執(zhí)行不同的功能，然后利用這六個(gè)模塊，綜合成一頂層文件，來(lái)實(shí)現(xiàn)頻率計(jì)的功能設(shè)計(jì)，并且使用仿真軟件QuartusⅡ。關(guān)鍵詞: VHDL，數(shù)字頻率計(jì)，F(xiàn)PGA ，QuartusⅡ金陵科技學(xué)院學(xué)士學(xué)位論文 AbstractDesign of frequency measuring instrument based on FPGAAbstractIt is introduced in this paper that the design method of digital frequency meter based on FPGA , which use hardware description languageVHDL in software development platform QuartusⅡ and word in relatively highspeed clock .The frequency meter uses the method of frequency measurement ,which could accurately measure the frequency of signals from 1Hz to 10MHz. I design six modules in the design, perform different functions ,Then using these six modules, integrated into a toplevel files, to realize the function of the design frequency, This system uses the simulation tool QuartusⅡ to run and debug the VHDL program.Keywords: VHDL, Frequency measurement ,digital frequency meter，F(xiàn)PGA ，QuartusⅡ金陵科技學(xué)院學(xué)士學(xué)位論文 第1章 緒論1 緒 論：頻率測(cè)量?jī)x是一種應(yīng)用非常廣泛的電子測(cè)量?jī)x器，近年來(lái)隨著科技發(fā)展頻率測(cè)量?jī)x被廣泛應(yīng)用于各個(gè)領(lǐng)域。頻率測(cè)量?jī)x是一種基礎(chǔ)測(cè)量?jī)x器，目前已有30年的歷史。人們衡量頻率測(cè)量?jī)x的標(biāo)準(zhǔn)是測(cè)量的范圍以及測(cè)量的精度。如今技術(shù)發(fā)展飛快，基本技術(shù)已經(jīng)應(yīng)用完善，應(yīng)用現(xiàn)代技術(shù)我們可以輕松擴(kuò)展頻率測(cè)量?jī)x的測(cè)頻上限。對(duì)于電子技術(shù)來(lái)說(shuō)，雖然我國(guó)發(fā)展迅速，但就整體來(lái)講我國(guó)與西方國(guó)家的差距還是很大的，我們必須更加重視這個(gè)現(xiàn)狀，努力學(xué)習(xí)和研究電子技術(shù)，學(xué)習(xí)國(guó)外先進(jìn)文化，才有可能超越他們成為科技強(qiáng)國(guó)。：隨著科學(xué)技術(shù)的發(fā)展，我們對(duì)頻率測(cè)量?jī)x的要求也越來(lái)越高。現(xiàn)在頻率測(cè)量?jī)x使用操作方便，量程寬，可靠性能高，價(jià)格低，分辨率高，精度高，穩(wěn)定度高，測(cè)量速率高；除通常通用計(jì)數(shù)器所具有的功能外，還有數(shù)據(jù)處理功能，時(shí)域分析功能，電壓測(cè)量等其他功能。這些要求有的已經(jīng)實(shí)現(xiàn)或者部分實(shí)現(xiàn)，但要真正實(shí)現(xiàn)這些目標(biāo)，還有許多工作要做，而不是表面看來(lái)似乎發(fā)展到頭了。由于計(jì)算機(jī)技術(shù)的發(fā)展，頻率測(cè)量?jī)x設(shè)計(jì)技術(shù)也不斷地進(jìn)步，靈敏度不斷提高，頻率范圍不斷擴(kuò)大，功能不斷地增加。為了能正確地測(cè)量不同類型的信號(hào)，必須了解待測(cè)信號(hào)特性以及各種頻率測(cè)量?jī)x器的性能和優(yōu)缺點(diǎn)。：數(shù)字電路技術(shù)的進(jìn)步，使系統(tǒng)設(shè)計(jì)人員可以在更小的空間實(shí)現(xiàn)更多的功能，提高了系統(tǒng)可靠性和速度。如今，頻率測(cè)量?jī)x已經(jīng)不單是測(cè)量信號(hào)頻率的裝置了，還可以用它測(cè)量方波脈沖的脈寬。在人們的生活中頻率計(jì)也發(fā)揮著越來(lái)越重要的作用。在以后的生活中它將更廣泛的用于各個(gè)領(lǐng)域，而且更加精確測(cè)量范圍更廣。順應(yīng)電子技術(shù)的發(fā)展趨勢(shì)，可編程邏輯器件和EDA 技術(shù)使設(shè)計(jì)方法發(fā)生了質(zhì)的變化。把以前“電路設(shè)計(jì)+硬件搭試+調(diào)試焊接”轉(zhuǎn)化為“功能設(shè)計(jì)+軟件模擬+仿真下載”。利用EDA 開發(fā)工具，采用可編程邏輯器件CPLD／FPGA 使硬件的功能可通過(guò)編程來(lái)實(shí)現(xiàn)，這種新的基于芯片的設(shè)計(jì)方法能夠使設(shè)計(jì)者有更多機(jī)會(huì)充分發(fā)揮創(chuàng)造性思維，實(shí)現(xiàn)多種復(fù)雜數(shù)字邏輯系統(tǒng)的功能，將原來(lái)由電路板設(shè)計(jì)完成的工作放到芯片的設(shè)計(jì)中進(jìn)行，減少了連線和體積，提高了集成度，降低了干擾，大大減輕了電路設(shè)計(jì)和PCB設(shè)計(jì)的工作量和難度，增強(qiáng)了設(shè)計(jì)的靈活性，有效地提高了工作效率，增加了系統(tǒng)的可靠性和穩(wěn)定性，提高了技術(shù)指標(biāo)。近年來(lái)隨著科技的飛速發(fā)展，F(xiàn)PGA的應(yīng)用正在不斷地走向深入，在很多領(lǐng)域中FPGA往往是作為一個(gè)核心來(lái)使用。而且FPGA的應(yīng)用也越來(lái)越頻繁越來(lái)越方便。目的：我們要能熟練運(yùn)用FPGA技術(shù)、VHDL編程語(yǔ)言以及電路電子知識(shí)，設(shè)計(jì)出綜合的數(shù)字系統(tǒng)，進(jìn)一步理解電子設(shè)計(jì)自動(dòng)化——EDA技術(shù)。并且能夠利用VHDL語(yǔ)言，在QuartusII開發(fā)環(huán)境中編程、調(diào)試、仿真、并能將程序下載到FPGA中，并結(jié)合輔助電路，來(lái)完成頻率測(cè)量?jī)x的設(shè)計(jì)。通過(guò)本課題的設(shè)計(jì)，能夠培養(yǎng)我們綜合運(yùn)用知識(shí)的能力，實(shí)踐應(yīng)用的能力，分析問(wèn)題與解決問(wèn)題的能力，激發(fā)我們的創(chuàng)新精神。意義：頻率測(cè)量?jī)x是計(jì)算機(jī)、廣播等通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器。因此，頻率的測(cè)量以及測(cè)量的精度是否高就顯得更為重要。在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此頻率的測(cè)量就顯得尤為重要。測(cè)量頻率的方法有多種，其中頻率測(cè)量?jī)x具有使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過(guò)程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。如今頻率測(cè)量?jī)x在電子測(cè)量、航海、軍事、探測(cè)、等眾多領(lǐng)域都得到了應(yīng)用。1. 編程時(shí)用硬件描述語(yǔ)言VHDL語(yǔ)言來(lái)實(shí)現(xiàn)頻率測(cè)量?jī)x功能，使其能計(jì)算出某一段時(shí)間內(nèi)的待測(cè)信號(hào)的脈沖個(gè)數(shù)，并且能夠通過(guò)數(shù)碼管顯示出來(lái)。2. 、功能仿真與時(shí)序仿真，來(lái)驗(yàn)證頻率測(cè)量?jī)x邏輯功能的正確性。在仿真通過(guò)后 42金陵科技學(xué)院學(xué)士學(xué)位論文 第2章相關(guān)技術(shù)綜述2 相關(guān)技術(shù)綜述 FPGA（可編程邏輯器件）FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物[8]。我們認(rèn)為，基于EDA技術(shù)的FPGA/CPLD器件的開發(fā)應(yīng)用可以從根本上解決MCU所遇到的問(wèn)題。與MCU相比，F(xiàn)PGA/CPLD的優(yōu)勢(shì)是多方面的和根本性的:(1).編程方式簡(jiǎn)便、先進(jìn)。FPGA產(chǎn)品越來(lái)越多地采用了先進(jìn)的 (BST)技術(shù)(由聯(lián)合測(cè)試行動(dòng)小組，JTAG開發(fā))和 ISP(在系統(tǒng)配置編程方式)。在+5 V工作電平下可隨時(shí)對(duì)正在工作的系統(tǒng)上的 FPGA進(jìn)行全部或部分地在系統(tǒng)編程，并可進(jìn)行所謂菊花鏈?zhǔn)蕉嘈酒芯幊?，?duì)于SRAM結(jié)構(gòu)的FPGA，其下載編程次數(shù)幾乎沒有限制(如Altera公司的FLEXIOK系列)。這種編程方式可輕易地實(shí)現(xiàn)紅外編程、超聲編程或無(wú)線編程，或通過(guò)電話線遠(yuǎn)程在線編程。這些功能在工控、智能儀器儀表、通訊和軍事上有特殊用途。(2).高速。FPGA的時(shí)鐘延遲可達(dá)納秒級(jí)，結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測(cè)控方面有非常廣闊的應(yīng)用前景。(3).高可靠性。在高可靠應(yīng)用領(lǐng)域，MCU的缺憾為FPGA的應(yīng)用留下了很大的用武之地。除了不存在MCU所特有的復(fù)位不可靠與PC可能跑飛等固有缺陷外，F(xiàn)PGA的高可靠性還表現(xiàn)在幾乎可將整個(gè)系統(tǒng)下載于同一芯片中，從而大大縮小了體積，易于管理和屏蔽。(4).開發(fā)工具和設(shè)計(jì)語(yǔ)言標(biāo)準(zhǔn)化，開發(fā)周期短。由于FPGA/CPLD的集成規(guī)模非常大，集成度可達(dá)數(shù)百萬(wàn)門[14]。因此，F(xiàn)PGA的設(shè)計(jì)開發(fā)必須利用功能強(qiáng)大的EDA工具，通過(guò)符合國(guó)際標(biāo)準(zhǔn)的硬件描述語(yǔ)言(如VHDL或 VerilogHDL)來(lái)進(jìn)行電子系統(tǒng)設(shè)計(jì)和產(chǎn)品開發(fā)。由于開發(fā)工具的通用性、設(shè)計(jì)語(yǔ)言的標(biāo)準(zhǔn)化以及設(shè)計(jì)過(guò)程幾乎與所用的FPGA器件的硬件結(jié)構(gòu)沒有關(guān)系，所以設(shè)計(jì)成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，它幾乎可用于任何型號(hào)的FPGA中，由此還可以以知識(shí)產(chǎn)權(quán)的方式得到確認(rèn)，并被注冊(cè)成為所謂的IP芯核，從而使得片上系統(tǒng)的產(chǎn)品設(shè)計(jì)效率大幅度提高。由于相應(yīng)的EDA軟件功能完善而強(qiáng)大，仿真方式便捷而實(shí)時(shí)，開發(fā)過(guò)程形象而直觀，兼之硬件因素涉及甚少，因此可以在很短時(shí)間內(nèi)完成十分復(fù)雜的系統(tǒng)設(shè)計(jì)，這正是產(chǎn)品快速進(jìn)入市場(chǎng)的最寶貴的特征。美國(guó)TI公司認(rèn)為，一個(gè)ASIC 80 %的功能可用IP芯核等現(xiàn)成邏輯合成。EDA專家預(yù)言，未來(lái)的大系統(tǒng)的FPGA 設(shè)計(jì)僅僅是各類再應(yīng)用邏輯與IP芯核的拼裝，其設(shè)計(jì)周期最少僅數(shù)分鐘。(5).功能強(qiáng)大，應(yīng)用廣闊。目前，F(xiàn)PGA可供選擇范圍很大，可根據(jù)不同的應(yīng)用選用不同容量的芯片。利用它們可實(shí)現(xiàn)幾乎任何形式的數(shù)字電路或數(shù)字系統(tǒng)的設(shè)計(jì)。隨著這類器件的廣泛應(yīng)用和成本的大幅度下降，F(xiàn)PGA在系統(tǒng)中的直接應(yīng)用率正直逼ASIC的開發(fā)。同時(shí)，F(xiàn)PGA設(shè)計(jì)方法也有其局限性。這主要體現(xiàn)在以下幾點(diǎn):(1).FPGA設(shè)計(jì)軟件一般需要對(duì)電路進(jìn)行邏輯綜合優(yōu)化(Logic Synthesis amp。 Optimization)，以得到易于實(shí)現(xiàn)的結(jié)果，因此，最終設(shè)計(jì)和原始設(shè)計(jì)之間在邏輯實(shí)現(xiàn)和時(shí)延方面具有一定的差異。從而使傳統(tǒng)設(shè)計(jì)方法中經(jīng)常采用的一些電路形式(特別是一些異步時(shí)序電路)在FPGA/CPLD設(shè)計(jì)方法中并不適用。這就要求設(shè)計(jì)人員更加了解FPGA/CPLD設(shè)計(jì)軟件的特點(diǎn)，才能得到優(yōu)化的設(shè)計(jì)。(2).FPGA一般采用查找表(LUT)結(jié)構(gòu)(Xilinx), ANDOR結(jié)構(gòu)(Altera)或多路選擇器結(jié)構(gòu)(Actel)，這些結(jié)構(gòu)的優(yōu)點(diǎn)是可編程性，缺點(diǎn)是時(shí)延過(guò)大，造成原始設(shè)計(jì)中同步信號(hào)之間發(fā)生時(shí)序偏移。同時(shí)，如果電路較大，需要經(jīng)過(guò)劃分才能實(shí)現(xiàn)，由于引出端的延遲時(shí)間，更加大了延遲時(shí)間和時(shí)序偏移。時(shí)延問(wèn)題是 ASIC設(shè)計(jì)當(dāng)中常見的問(wèn)