【正文】 摘 要 本文介紹了一種自頂向下分層設(shè)計(jì)多功能數(shù)字頻率計(jì)的設(shè)計(jì)方法。該頻率計(jì)采用 VHDL 硬件描述語(yǔ)言編程以 MAX+PLUSⅡ?yàn)殚_發(fā)環(huán)境，極大地減少了硬件資源的占用。數(shù)字頻率計(jì)模塊劃分的設(shè)計(jì)具有相對(duì)獨(dú)立性，可以對(duì)模塊單獨(dú)進(jìn)行設(shè)計(jì)、調(diào)試和修改，縮短了設(shè)計(jì)周期。該數(shù)字頻率計(jì)的測(cè)量范圍為 l0Hz～ 10MHz，響應(yīng)時(shí)間小于等于 15 秒；其測(cè)試結(jié)果由 4只七段數(shù)碼管穩(wěn)定顯示，測(cè)量誤差小于等于 1％ 。仿真波形與分析結(jié)果表明，所設(shè)計(jì)的電路通過硬件仿真能夠滿足數(shù)字頻率計(jì)的功能要求，具有理論與實(shí)踐意義，實(shí)現(xiàn)了電子電路自動(dòng)化 的過程。數(shù)字頻率計(jì)模塊劃分的設(shè)計(jì)具有相對(duì)獨(dú)立性，可以對(duì)模塊單獨(dú)進(jìn)行設(shè)計(jì)、調(diào)試和修改，縮短了設(shè)計(jì)周期。 關(guān)鍵詞 ： VHDL 數(shù)字頻率計(jì) EDA MAX+PLUSⅡ 第一章 概述 第一節(jié) 課題研究背景 數(shù)字頻率計(jì)是電子測(cè)量與儀表技術(shù)最基礎(chǔ)的電子儀表類別之一 , 數(shù)字頻率計(jì)是計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器 ， 而且它是數(shù)字電壓必不可少的部件。當(dāng)今數(shù)字頻率計(jì)不僅是作為電壓表、計(jì)算機(jī)、天線電廣播通訊設(shè)備、工藝過程自動(dòng)化裝置。多種儀表儀器與家庭電器等許多電子產(chǎn)品中的數(shù)據(jù)信 息輸出顯示器反映到人們眼簾。集成數(shù)字頻率計(jì)由于所用元件少、投資少 ,體積小 ,功耗低 ,且可靠性高 ,功能強(qiáng) ,易于設(shè)計(jì)和研發(fā) ,使得它具有技術(shù)上的實(shí)用性和應(yīng)用的廣泛性。 不論從我們用的彩色電視機(jī)、電冰箱， DVD，還有我們現(xiàn)在家庭常用到的數(shù)字電壓表數(shù)字萬用表等等都包含有頻率計(jì)?，F(xiàn)在頻率計(jì)已是向數(shù)字智能方向發(fā)展，即可以很精確的讀數(shù)也精巧易于控制。數(shù)字頻率計(jì)已是現(xiàn)在頻率計(jì)發(fā)展的方向 ,它不僅可以很方便的讀數(shù) ,而且還可以使頻率的測(cè)量范圍和測(cè)量準(zhǔn)確度上都比模擬先進(jìn) .而且頻率計(jì)的使用已是很多的方面 ,數(shù)字衛(wèi)星、數(shù)字通訊等高科技的領(lǐng)域都 有應(yīng)用，今天數(shù)字頻率計(jì)的發(fā)展已經(jīng)不僅僅是一個(gè)小電子產(chǎn)品的發(fā)展也是整個(gè)民族乃至整個(gè)國(guó)家的發(fā)展，所以頻率計(jì)的發(fā)展是一個(gè)整體的趨勢(shì)。 而從民族產(chǎn)業(yè)上來說，我們?cè)谶@種產(chǎn)業(yè)中還落后于西方發(fā)達(dá)國(guó)家，這將會(huì)關(guān)系到民族產(chǎn)業(yè)的興衰。所以我們必須很重視當(dāng)前的情況，學(xué)習(xí)發(fā)達(dá)國(guó)家的先進(jìn)技術(shù)以發(fā)展本國(guó)的產(chǎn)業(yè)。 第二節(jié) 設(shè)計(jì)概述 所謂頻率，就是周期信號(hào)在單位時(shí)間（ 1s）里變化的次數(shù)。 本數(shù)字頻率計(jì)的設(shè)計(jì)思路是： (一 ) 根據(jù)頻率計(jì)的測(cè)頻原理，可以選擇合適的時(shí)基信號(hào)對(duì)輸入被測(cè)信號(hào)脈沖進(jìn)行計(jì)數(shù)，實(shí)現(xiàn)測(cè)頻的目的。 (二 ) 根據(jù)數(shù)字頻率計(jì)的基 本原理，本文設(shè)計(jì)方案的基本思想是分為三個(gè)模塊來實(shí)現(xiàn)其功能，即時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊、待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊和鎖存與譯碼顯示控制電路模塊，并且分別用 VHDL 對(duì)其進(jìn)行編程，實(shí)現(xiàn)計(jì)數(shù)電路、鎖存電路、顯示電路等。 第 三 節(jié) 設(shè)計(jì)原理 眾所周知，頻率信號(hào)易于傳輸，抗干擾性強(qiáng)，可以獲得較好的測(cè)量精度。因此，頻率檢測(cè)是電子測(cè)量領(lǐng)域最基本的測(cè)量之一。頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，對(duì)比測(cè)量其他信號(hào)的頻率。通常情況下計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)，即閘門時(shí)間為 1s。閘門時(shí)間越長(zhǎng)，得到的頻率值就越準(zhǔn)確，但閘門時(shí)間越長(zhǎng)，則每測(cè)一次頻率的間隔就越長(zhǎng)。閘門時(shí)間越短，測(cè)得的頻率值刷新就越快，但測(cè)得的頻率精度就受影響。一般取 1s 作為閘門時(shí)間。 數(shù)字頻率計(jì)的關(guān)鍵組成部分包括測(cè)頻控制信號(hào)發(fā)生器、計(jì)數(shù)器、鎖存器、譯碼驅(qū)動(dòng)電路和顯示電路，其原理框圖 如圖 1. 1所 示。 第二 章 VHDL 程序語(yǔ)言和 FPGA 簡(jiǎn)介 一 VHDL 程序語(yǔ)言介紹 : VHDL 語(yǔ)言描述能力強(qiáng)，覆蓋面廣，抽象能力強(qiáng)，可讀性好，既能被人容易讀懂又能被計(jì)算機(jī)識(shí)別。 VHDL 語(yǔ)言中設(shè)計(jì)實(shí)體，程序包，涉及 庫(kù)，為設(shè)計(jì)人員重復(fù)利用別人的設(shè)計(jì)提供了技術(shù)手段。 當(dāng)電路系統(tǒng)采用 VHDL 語(yǔ)言設(shè)計(jì)其硬件時(shí)，與傳統(tǒng)的電路設(shè)計(jì)方法相比較，具有如下的特點(diǎn)： 一． 采用自上而下的設(shè)計(jì)方法。 即從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計(jì)的內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。在設(shè)計(jì)的過程中，對(duì)系統(tǒng)自上而下分成三個(gè)層次進(jìn)行設(shè)計(jì)： 第一層次是行為描述。第二層次是 RTL 方式描述。第三層次是邏輯綜合。 二 .系統(tǒng)可大量采用 PLD 芯片。 利用 VHDL 語(yǔ)言設(shè)計(jì)數(shù)字系統(tǒng)時(shí)，可以根據(jù)硬件電路的設(shè)計(jì)需要，自行利用 PLD 設(shè)計(jì)自用的 ASIC 芯片，而無須受通用元器 件的限制。 計(jì)數(shù)器 鎖存器 譯碼驅(qū)動(dòng)電路 數(shù)碼管顯示 測(cè)頻控制信號(hào)發(fā)生器 圖 原理框圖 待測(cè)信號(hào) 三 .采用系統(tǒng)早期仿真。 在系統(tǒng)設(shè)計(jì)過程中要進(jìn)行三級(jí)仿真。這三級(jí)仿真貫穿系統(tǒng)設(shè)計(jì)的全過程，從而可 以在系統(tǒng)設(shè)計(jì)的早期發(fā)現(xiàn)設(shè)計(jì)中存在的問題，大大縮短系統(tǒng)設(shè)計(jì)的周期 。 四 .降低了硬件電路設(shè)計(jì)難度。 在傳統(tǒng)的設(shè)計(jì)方法中，往往要求設(shè)計(jì)者在設(shè)計(jì)電路之前寫出該電路的邏輯表達(dá)式或真值表（或時(shí)序電路的狀態(tài)表）。而利用VHDL 語(yǔ)言設(shè)計(jì)硬件電路時(shí)，就可以使設(shè)計(jì)者免除編寫邏輯表達(dá)式或真值表之苦，從而大大縮短了設(shè)計(jì)的周期。 五 .主要設(shè)計(jì)文件是用 VHDL 語(yǔ)言編寫的源程序。 與傳統(tǒng)的電路原理圖相比，使用 VHDL 源程序有 許多好處：其一是資料量小，便于保存。其二是可繼承性好。其三是閱讀方便。 二 FPGA 簡(jiǎn)介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 FPGA 的基本特點(diǎn)主要有： 1）采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL電平兼容。 三 VHDL 在 FPGA 中的運(yùn)用 近 30 年來，由于微電子學(xué)和計(jì)算機(jī)科學(xué)的迅速發(fā)展，給EDA(電子設(shè)計(jì)自動(dòng)化 )行業(yè)帶來了巨大的變化?？梢哉f EDA 產(chǎn)業(yè)已經(jīng)成為電子信息類產(chǎn)品的支柱產(chǎn)業(yè)。就 FPGA 和 CPLD 開發(fā)而言，比較流行的 HDL 主要有 Verilog HDL、 VHDL、 ABELHDL和 AHDL 等，其中 VHDL 和 Verilog HDL 因適合標(biāo)準(zhǔn)化的發(fā)展方向而最終成為 IEEE 標(biāo)準(zhǔn)。 隨著電子技術(shù)的高速發(fā)展， CPLD 的出現(xiàn)以其高速、高可靠性、串并行工作方式等突出優(yōu)點(diǎn)在電子設(shè)計(jì)中廣泛應(yīng)用，并代表著未來 EDA 設(shè)計(jì)的方向。 CPLD 的設(shè)計(jì)采用了高級(jí)語(yǔ)言（如 VHDL 語(yǔ)言），進(jìn)一步打破了軟硬件之間的界限，加速了產(chǎn)品的開發(fā)過程。采用先進(jìn)的 CPLD（復(fù)雜可編程邏輯器件）取代傳統(tǒng)的標(biāo)準(zhǔn)集成電路、接口電路也是電子技術(shù)發(fā)展的必然趨勢(shì)。 EDA(電子設(shè)計(jì)自動(dòng)化 ) 代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向 ,它的基本特征是 :設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法 ,對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分 ,系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路 (ASIC) 實(shí)現(xiàn) ,然后采用硬件描述語(yǔ)言(HDL) 完成系統(tǒng)行為級(jí)設(shè)計(jì) ,最后通過綜合器和適配器生成最終目標(biāo)器 件。 采用 VDHL 編程設(shè)計(jì)實(shí)現(xiàn)的數(shù)字頻率計(jì) , 除被測(cè)信號(hào)的整形部分、鍵輸入部分和數(shù)碼顯示部分以外 , 其余全部在一片 FPGA 芯片上實(shí)現(xiàn) ,