fpga設(shè)計袁百靈ppt課件(已修改)
2025-05-17 12:14 本頁面
【正文】 FPGA設(shè)計 １ FPGA設(shè)計 流程 ２ 設(shè)計舉例 ３ FPGA設(shè)計 基本原則 內(nèi)容 ４ 其它 典型的 FPGA設(shè)計流程 ? 設(shè)計輸入 ? 前仿真（功能仿真） ? 綜合 (優(yōu)化、綜合、映射 ) ? 布局布線 ? 后仿真（時序仿真） ? 生成下載文件，進(jìn)行板級調(diào)試 FPGA設(shè)計的基本原則 ? 系統(tǒng) 原則 ? 硬件 原則 ? 同步設(shè)計 原則 ? 面積和速度 的平衡和互換 系統(tǒng)原則 ? 原則： ? FPGA設(shè)計要求對設(shè)計的全局有個宏觀的上的合理安排。比如時鐘域、模塊復(fù)用、約束、面積和速度等問題。 ? FPGA/CPLD的資源情況 ： ? 一般是由 底層可編程硬件單元 、 BLOCK RAM資源、布線資源、可配置的 IO單元、 時鐘資源 等組成 。 ? 返回 可編程的硬件單元 ? 底層的可編程硬件單元＝ＦＦ＋ＬＵＴ ? FF －－ 觸發(fā)器 ? LUT －－ 查找表 ? ? 返回 時鐘資源 ? 鎖相環(huán) (PhaseLocked Loop,PLL) ? 延遲鎖定環(huán) (DelayLocked Loop,DLL) ? 返回 硬件原則 ? HDL代碼的優(yōu)劣標(biāo)準(zhǔn) ： ? 其描述并實現(xiàn)的硬件電路的性能（包括面 積和速度兩個方面）。 ? ： 比較 Verilog和Ｃ語言的區(qū)別 ? C: For(I=0。I16。I++) { function()。 } ? Verilog: ? reg [3:0]counter。 ? always @(negedge rst_n or negedge clk) always @(negedge clk) ? begin begin ? if(!rst_n) case(counter) ? counter=4’b0。 4’b0000: ? else 4’b0001: ? counter = counter+1。 …… ? end endcase ? end
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