《fpga設計流程》ppt課件-文庫吧
2025-04-20 12:14 本頁面
【正文】 Constraints Timing Simulation Program Function Simulation ?功能仿真驗證設計的正確性 ?功能仿真沒有延時 ?使用專門的仿真工具，推薦 Active HDL ? Testbench用 VHDL/Verolog HDL編寫 ?功能仿真速度快，應在功能仿真階段發(fā)現(xiàn)盡可能多的問題 ?功能仿真做得好，可以大大減少調(diào)試時間 Testbench Design Entry TestBench IP Function Simulation Synthesis Gate level Simulation Place amp。 Route Constraints Static Timing Analysis Constraints Timing Simulation Program TestBench ? TestBench用 VHDL和 Verilog HDL編寫 ?利用 HDL的語言機制，可以產(chǎn)生非常豐富的測試激勵，對設計進行盡可能全面的驗證 系統(tǒng)級仿真 ?把 Testbench描述成虛擬 PCB ?在虛擬 PCB上放置虛擬元件，包括我們的設計和外圍元件 ?從器件商獲得器件的功能仿真模型（ VHDL / Verilog HDL） ?如果沒有模型可用，就需要作行為建模，可以是功能很簡單的模型 ?系統(tǒng)級仿真就是用虛擬邏輯分析儀觀察虛擬 PCB上的波形 系統(tǒng)級仿真的例子 LCD Controller VRAM CPU MCF5307 LCD 系統(tǒng)級仿真的例子 ?從供應商獲得 VRAM的模型 ?對 MCF5307的總線接口進行行為建模 ?編寫 Testbench，描述虛擬 PCB ?只需要給出 CPU的訪問序列，不需要關心VRAM的響應時序 ?可以進行大數(shù)據(jù)量仿真 仿真工具 ? FPGA廠商提供的開發(fā)工具仿真功能很弱，只提供波形輸入，屬于入門級 ? PC平臺上的仿真工具： Active HDL （ Aldec） 推薦 ModelSim （ Mentor Graphics） Synthesis
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