《fpga設(shè)計(jì)袁百靈》ppt課件-文庫(kù)吧
2025-04-20 12:14 本頁(yè)面
【正文】 C: Verilog: 1) if() … 1) if() … else… else … 2)swithch(variable) 2) case (var) { value1: … case value1 …break。 value2: … case value2 … break。 … … … … default: … } endcase 解決辦法： 一：使用 if() …。if() …。 的結(jié)構(gòu)描述出不帶優(yōu)先級(jí)的“平行”條件判斷語(yǔ)句； 二：使用軟件將優(yōu)先級(jí)樹(shù)優(yōu)化掉 返回 同步設(shè)計(jì)原則 ? 異步電路特點(diǎn) ： ? １．電路的核心邏輯用組合邏輯電路實(shí)現(xiàn)。比 如異步的 FIFO/RAM讀寫(xiě)信號(hào)，地址譯碼 等電路； ? ２．電路的主要信號(hào)，輸出信號(hào)等并不依賴(lài)于 任何一個(gè)時(shí)鐘信號(hào)。不是由時(shí)鐘信號(hào)驅(qū)動(dòng) FF產(chǎn)生； ? ３．異步時(shí)序電路的最大缺點(diǎn)是容易產(chǎn)生毛刺。 同步時(shí)序電路的特點(diǎn) ： １．電路的核心邏輯用各種各樣的觸發(fā)器實(shí)現(xiàn) ２．電路的主要信號(hào)、輸出信號(hào)等都是由某個(gè)時(shí) 鐘沿驅(qū)動(dòng)觸發(fā)器產(chǎn)生出來(lái)的； ３．同步時(shí)序電路可以很好的避免毛刺。 同步時(shí)序電路設(shè)計(jì)的幾個(gè)問(wèn)題： １．是否同步時(shí)序電路一定比異步電路更多使用 邏輯資源？ ２．如何實(shí)現(xiàn)同步時(shí)序電路的延時(shí)？ ３．同步時(shí)序電路的時(shí)鐘如何產(chǎn)生？ 返回 面積與速度的平衡和互換原則 ? 概念： ? 面積：指一個(gè)設(shè)計(jì)消耗的 FPGA/CPLD的邏輯 資源的數(shù)量 ? 速度：指設(shè)計(jì)在芯片上穩(wěn)定運(yùn)行，所能夠達(dá)到 的最高頻率 ? 面積與速度的平衡： ? 對(duì)面積和速度的要求，和產(chǎn)品的質(zhì)量和 成本有直接關(guān)系。 ? 面積與速度的互換： 速度的優(yōu)勢(shì)換面積的節(jié)約 ： 從理論上講，一個(gè)設(shè)計(jì)如果時(shí)序余量較大，那么就能通過(guò)功能
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