《fpga基本設(shè)計(jì)流程》ppt課件-文庫吧
2025-04-20 12:14 本頁面
【正文】 log的源程序 ， 進(jìn)行編輯輸入 。 可以說 ， 應(yīng)用 HDL的文本輸入方法克服了上述原理圖輸入法存在的所有弊端 ， 為 EDA技術(shù)的應(yīng)用和發(fā)展打開了一個(gè)廣闊的天地 。 綜合 整個(gè)綜合過程就是將設(shè)計(jì)者在 EDA平臺上編輯輸入的 HDL文本 、 原理圖或狀態(tài)圖形描述 ， 依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯 、優(yōu)化 、 轉(zhuǎn)換和綜合 ， 最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件 。 由此可見 ， 綜合器工作前 ， 必須給定最后實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù) ， 它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對應(yīng)起來 ， 成為相應(yīng)互的映射關(guān)系 。 適配 適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如 JEDEC、 Jam格式的文件。適配所選定的目標(biāo)器件(FPGA/CPLD芯片 )必須屬于原綜合器指定的目標(biāo)器件系列。 邏輯綜合通過后必須利用適配器將綜合后網(wǎng)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射
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