【正文】 1 數(shù)字時(shí)鐘設(shè)計(jì) 姓名 唐浩月 學(xué)號(hào) 2903101013 日期 2021/7/3 地點(diǎn) 科 A304 2 【摘要】 本實(shí)驗(yàn)旨在 用數(shù)字型號(hào)設(shè)計(jì)出時(shí)鐘 ，并使用 Modelsim進(jìn)行仿真。 【正文】 任務(wù)指標(biāo) 對(duì)于時(shí)鐘信號(hào)，最基本的要求是具有相關(guān)的時(shí)，分，秒計(jì)數(shù)功能 。 每分鐘有 60 秒，每小時(shí)有 60 分鐘，每天 4 小時(shí)，并以此為周期，循環(huán)往復(fù)。 此外，本設(shè)計(jì)中加入了整點(diǎn)自動(dòng)報(bào)時(shí)功能， 手動(dòng)校準(zhǔn)等 功能 ，并且在外部輸出采用了較為高效的動(dòng)態(tài)掃描顯示 。 功能需求 （ 1） 能進(jìn)行對(duì)時(shí)分秒的計(jì)數(shù)，并顯示出正確的十進(jìn)制數(shù)字。 （ 2） 能在與標(biāo)準(zhǔn)時(shí)間不同時(shí)候進(jìn)行手動(dòng)校正。 （ 3）采用動(dòng)態(tài)掃描作為外部顯示 原理闡述 （ 1） 數(shù)字時(shí)鐘實(shí)現(xiàn)原理 本設(shè)計(jì)中的數(shù)字時(shí)鐘的核心部件為計(jì)數(shù)器 ， D 觸發(fā)器和分頻器，外部顯示由數(shù)碼管實(shí)現(xiàn)。 由振蕩器產(chǎn)生的固定頻率的秒脈沖經(jīng)由秒計(jì)數(shù)前進(jìn)行計(jì)數(shù)，秒計(jì)數(shù)器沒(méi)計(jì)數(shù) 60 次調(diào)整一次電平，作為分計(jì)數(shù)器的輸入。同理，分計(jì)數(shù)器每記數(shù) 60 次所改變一次電平的輸出為時(shí)計(jì)時(shí)器的輸入。 在校準(zhǔn)信號(hào)的設(shè)計(jì)時(shí)，對(duì)于某一計(jì)數(shù)器的校準(zhǔn)可以只使得該 3 計(jì)數(shù)器的使能端接高電平，其余分析同上。 設(shè)計(jì)的整體框圖如下： ，方法及方案 系統(tǒng)功能需求分析 分頻電路用于產(chǎn)生計(jì)數(shù)電路秒脈沖所需的周期信號(hào)，三個(gè)計(jì)數(shù)器分別針對(duì)時(shí)分秒進(jìn)行計(jì)數(shù)，譯碼顯示控制電路用于外部輸出十進(jìn)制數(shù)字，此處采用動(dòng)態(tài)掃描。校準(zhǔn)電路是針對(duì)分和時(shí)的時(shí)間不準(zhǔn)確時(shí)，進(jìn)行校準(zhǔn)的功能模塊。 本系統(tǒng)主要包含分頻，分（秒）計(jì)數(shù)，小時(shí)計(jì)數(shù)，校準(zhǔn)，動(dòng)態(tài)顯示這幾個(gè)模塊，最后通過(guò)圖形設(shè)計(jì)輸入的方式將設(shè)計(jì)好的各模塊調(diào)入，形成頂層原理圖，并進(jìn)行仿真。 提交模塊 VHDL程序 由于程序較長(zhǎng)，見(jiàn)附錄 。 （由于動(dòng)態(tài)掃描在自由設(shè)計(jì)之 2 中已經(jīng)詳細(xì)進(jìn)行了論述，故此處不再重復(fù)程序） 故障分析處理 在同一坐標(biāo)軸上，同時(shí)對(duì)秒時(shí)分計(jì)數(shù)，可以清楚的看到。但是 4 如果用同種方法對(duì)日期，月份計(jì)數(shù)，則需要更高的精確度，并且需要更快更準(zhǔn)的進(jìn)行校正。所以本次試驗(yàn)設(shè)計(jì)中并未 加入對(duì)日期，月份，年份的計(jì)數(shù)。在今后的改進(jìn)方案中會(huì)有所增加。 收獲及改進(jìn)意見(jiàn) （ 1） 對(duì) VHDL和 modesim有了進(jìn)一步的認(rèn)識(shí)。 （ 2） 對(duì)波形的調(diào)試仿真有了一定的經(jīng)驗(yàn) 。 （ 3） 了解 了 VHDL語(yǔ)言 ，接觸了初級(jí)的 的 硬件描述性語(yǔ)言 。 分頻模塊 Company: Engineer: Create Date: 15:32:10 07/03/2021 Design Name: Module Name: fenpin Behavioral Project Name: Target Devices: Tool versions: Description: Dependencies: Revision: Revision File Created Additional Comments: library IEEE。 use 。 use 。 use 。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 5 use 。 entity fenpin is Port ( clk : in STD_LOGIC。 clr : in STD_LOGIC。 t : buffer STD_LOGIC)。 end fenpin。 architecture Behavioral of fenpin is begin process(clr,clk) begin if(clr=39。039。) then t=39。039。 elsif(clk39。event and clk=39。039。)then if(t=39。139。) then t=39。039。 else t=39。139。 end if。 end if。 end process。 end Behavioral。 分秒計(jì)數(shù)模塊 Company: Engineer: Create Date: 15:39:06 07/03/2021 Design Name: Module Name: jishuqi Behavioral Project Name: Target Devices: Tool versions: Description: Dependencies: Revision: Revision File Created Additional Comments: library IEEE。 6 use 。 use 。 use 。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 use 。 entity miaojishu is Port ( clk : in STD_LOGIC。 en : in STD_LOGIC。 clr : in STD_LOGIC。 ld : in STD_LOGIC。 d : in STD_LOGIC_VECTOR (7 downto 0)。 co : out STD_LOGIC。 qh : buffer STD_LOGIC_VECTOR (3 downto 0)。 ql : buffer STD_LOGIC_VECTOR (3 downto 0))。 end miaojishu。 architecture Behavioral of miaojishu is begin co=39。139。 when (qh=0101 and ql=1001 and en=39。139。) else 39。039。 process(clk,clr,ld) begin if(clr=39。039。) then qh=0000。 ql=0000。 elsif(clk39。event and clk=39。039。)then if(ld=39。039。)then qh=d (7 downto 4)。 ql=d (3 downto 0)。 elsif(en=39。139。)then if(ql9)then ql=ql+1。 else ql=0000。 if(qh5)then qh=qh+1。 else qh=0000。 end if。 end if。 end if。 7 end if。 end process。 end Behavioral。 小時(shí)計(jì)數(shù)模塊 Company: Engineer: Create Date: 15:50:18 07/03/2021 Design Name: Module Name: xiaoshijishu Behavioral Project Name: Target Devices: Tool versions: Description: Dependencies: Revision: Revision File Created Additional Comments: library IEEE。 use 。 use 。 use 。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 use 。 entity xiaoshijishu is Port ( clk : in STD_LOGIC。 en : in STD_LOGIC。 clr : in STD_LOGIC。 ld : in STD_LOGIC。 d : in STD_LOGIC_VECTOR (7 downto 0)。 co : out STD_LOGIC。 qh : buffer STD_LOGIC_VECTOR (7 downto 4)。 ql : buffer STD_LOGIC_VECTOR (3 downto 0))。 end xiaoshijishu。 8 architecture Behavioral of xiaoshijishu is begin co=39。139。 when (qh=0010 and ql=0011 and en=39。139。) else 39。039。 process(clk,clr,ld) begin if(clr=39。039。) then qh=0000。 ql=0000。 elsif(clk39。event and clk=39。039。)then if(ld=39。039。)then qh=d (7 downto 4)。 ql=d (3 downto 0)。 elsif(en=39。139。)then if(qh=0010 and ql=0011)then ql=0000。qh=0000。 else ql=ql+1。 if(ql9)then ql=ql+1。 else ql=0000。 if(qh2)then qh=qh+1。 else qh=0000。 end if。 end if。 end if。 end if。 end if。 end process。 end Behavioral。 D 觸發(fā)器 Company: Engineer: Create Date: 16:06:44 07/03/2021 Design Name: Module Name: d_ff Behavioral Project Name: Target Devices: 9 Tool versions: Description: Dependencies: Revision: Revision File Created Additional Comments: library IEEE。 use 。 use 。 use 。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library