【正文】 與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，是設(shè)計者能方便地進(jìn)行設(shè)計輸入、快速處理和器件編程。目前 Altera 已經(jīng)停止開發(fā)MaxplusII，而轉(zhuǎn)向 QuartusII 軟件平臺。 Max+plusⅡ開發(fā)系統(tǒng)的特點： 開放的界面。 Max+plusⅡ支持與 Cadence，Exemplarlogic， Mentor Graphics， Synplicty， Viewlogic 和其它公司所提供的 EDA 工具接口。 與結(jié)構(gòu)無關(guān)。 Max+plusⅡ系統(tǒng)的核心 Complier 支持 Altera 公司的 FLEX10K、FLEX8000、 FLEX6000、 MAX9000、 MAX7000、 MAX5000 和 Classic 可編程邏輯 器件，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計環(huán)境。 完全集成化。 Max+plusⅡ的設(shè)計輸入、處理與較驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試、縮短 開發(fā)周期。 豐富的設(shè)計庫。 Max+plusⅡ提供豐富的庫單元供設(shè)計者調(diào)用，其中包括 74 系列的全部器件和多種特殊的邏輯功能（ MacroFunction）以及新型的參數(shù)化的兆功能（ MageFunction）。 模塊化工具。設(shè)計人員可以從各種設(shè)計輸入、處理和較驗選項中進(jìn)行選擇從而使設(shè)計環(huán)境用戶化。 硬件描述語言（ HDL） Max+plusⅡ軟件支持各種 HDL 設(shè)計輸入選項，包括 VHDL、 Verilog HDL 和 Altera 自己 的硬件描述語言 AHDL。 Opencore 特征。 Max+plusⅡ軟 件具有開放核的特點，允許設(shè)計人員添加自己認(rèn)為有價值的宏函數(shù)。 Max+plusⅡ可編程邏輯 的兩種類型： CPLD 和 FPGA 可編程邏輯器件的兩種主要類型是現(xiàn)場可編程門陣列（ FPGA）和復(fù)雜可編程邏輯器件（ CPLD）。在這兩類可編程邏輯器件中， FPGA 提供了最高的邏輯密度、最豐富的特性和最高的性能?，F(xiàn)在最新的 FPGA 器件，如 Xilinx Virtex 系列中的部分器件，可提供八百萬 系統(tǒng)門 （相對邏輯密度）。 這些先進(jìn)的器件還提供諸如內(nèi)建的硬連線處理器、大容量儲存器、時鐘管理系統(tǒng)等特性，并支持多種最新的 超快速器件至器件信號技。 FPGA 6 被應(yīng)用于范圍廣泛的應(yīng)用中，從數(shù)據(jù)處理和存儲，以及到儀器儀表、電信和數(shù)字信號處理等。 三 、設(shè)計任務(wù)及要求 設(shè)計任務(wù) 本設(shè)計以 MAX+PLUSII 軟件為核心，通過 FPGA 的，編程語言 VHDL 編寫數(shù)字時鐘。從而達(dá)到一個數(shù)字時鐘，具有時、分、秒計數(shù)顯示功能。 設(shè)計要求 設(shè)計一個數(shù)字時鐘，具有時、分、秒計數(shù)顯示功能，以 24 小時循環(huán)計時，具有消零、調(diào)節(jié)小時、分鐘功能，具有整點報時功能，整點報時的同時 LED 燈花樣顯示。 采用自頂向下設(shè)計方法設(shè)計電 子鐘，進(jìn)行電子鐘的頂層模塊的設(shè)計和仿真驗證； 將系統(tǒng)劃分成若干個底層子模塊，并進(jìn)行仿真驗證； 經(jīng) EDA 開發(fā)平臺 MAX+PLUSII 綜合成門級電路，進(jìn)行門級仿真驗證。 下載到 CPLD 上，完成硬件實現(xiàn)。 四、系統(tǒng)電路設(shè)計 VHDL語言開發(fā)的流程 （ 1）文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的 HDL 編輯環(huán)境。通常 VHDL 文件保存為 .vhd文件。 （ 2）功能仿真：將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計可 以跳過這一步，只在布線完成以后，進(jìn)行時序仿真）。 （ 3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡的布爾表達(dá)式和信號的連接關(guān)系。邏輯綜合軟件會生成 .edf（ edif）的 EDA工業(yè)標(biāo)準(zhǔn)文件。 （ 4）布局布線：將 .edf 文件調(diào)入 PLD 廠家提供的軟件中進(jìn)行布線，即把設(shè)計好的邏輯安放到 PLD/FPGA 內(nèi)。 （ 5）編程下載：確認(rèn)仿真無誤后，將文件下載到芯片中。 7 數(shù)字系統(tǒng)框架圖 圖 1 數(shù)字鐘系統(tǒng)框圖 電路設(shè)計 思路與實現(xiàn) 基于 VHDL 語言 , 在各個模塊都編譯通過的基礎(chǔ)上在頂層用原理圖的方法實現(xiàn)。具體實現(xiàn)步驟如下 : 1．確定總體結(jié)構(gòu) 這是在進(jìn)行系統(tǒng)具體編程設(shè)計之前就應(yīng)該做的工作。有了這一步 , 就對數(shù)字鐘的模塊有了了解。在具體設(shè)計時只要根據(jù)這些模塊各自的功能去編寫程序 , 就大大提高了工作效率。 2．系統(tǒng)功能分析 整個系統(tǒng)以 Altera 的 FPGA2EPK1000[ 2~ 4] 為核心 , 外部設(shè)備比較簡單 , 只需要幾個撥碼開關(guān)和 6 個數(shù)碼管 , 開關(guān)分別作系統(tǒng)復(fù)位和校時用 , 6 個數(shù)碼 管分別顯示秒、分和小時。核心部分由 3 大模塊組成 , 即時間計數(shù)模塊、控制模塊和顯示模塊。在系統(tǒng)設(shè)計時將控制模塊和時間計數(shù)模塊集成在一起。時間計數(shù)模塊是通過計數(shù)產(chǎn)生秒、分和小時信號。顯示模塊對時間計數(shù)模塊產(chǎn)生的秒、分、小時信號 , 通過時鐘掃描逐個在數(shù)碼管上顯示。校時功能主要是在計數(shù)器的設(shè)計上實現(xiàn) , 通過設(shè)計正常計時和校時 2 個選通端完成正常計時和校時的切換。 3．系統(tǒng)核心模塊設(shè)計及實現(xiàn) 時間計數(shù) 模塊 時計數(shù)器（ 24進(jìn)制） 分計數(shù)器（ 60 進(jìn)制） 秒計數(shù)器（ 60 進(jìn)制） 控制模塊 顯示模塊 數(shù)碼管顯示模塊 8 (1)時間計數(shù)模塊。 時間計數(shù)模塊由一系列的計數(shù)器進(jìn)行級聯(lián)實現(xiàn) , 包括六進(jìn)制、十進(jìn)制、二十四進(jìn)制計數(shù)器。秒和分鐘的 計數(shù)器的各位為十進(jìn)制計數(shù)器。小時位的二十四進(jìn)制計數(shù)則由一個VHDL 程序?qū)崿F(xiàn)。下面是各個模塊的設(shè)計： 模塊一： SECCOUNT（秒的計數(shù)器 60進(jìn)制） library ieee。 use 。 use 。 entity seccount is port(en,res,clk:in std_logic。 ca:out std_logic。 a,b:out std_logic_vector(3 downto 0))。 end seccount。 architecture rtl of seccount is signal aout,bout:std_logic_vector(3 downto 0)。 signal cout:std_logic。 begin process(en,clk,res) begin if(res=39。039。)then aout=0000。 bout=0000。 cout=39。039。 elsif(clk39。event and clk=39。139。)then if(en=39。139。)then if(bout4)then if(aout9)then aout=0000。 bout=0000。 cout=39。139。 else 9 aout=aout+1。 end if。 else if(aout=9)then aout=0000。 bout=bout+1。 else aout=aout+1。 cout=39。039。 end if。 end if。 end if。 end if。 end process。 a=aout。 b=bout。 ca=cout。 end rtl。 仿真波形圖： 圖 2 秒時序仿真圖 10 綜合后產(chǎn)生的 Symbol 圖 圖 3 秒 Symbol 圖 模塊二： MINCOUNT(分的計數(shù)器 60 進(jìn)制） library ieee。 use 。 use 。 entity mincount is port(en1,en2,res,clk :in std_logic。 ca,cp :out std_logic。 a,b :out std_logic_vector(3 downto 0))。 end mincount。 architecture rtl of mincount is signal aout,bout:std_logic_vector(3 downto 0)。 signal cout:std_logic。 begin process(en1,en2,clk,res) begin if(res=39。039。)then aout=0000。 bout=0000。 cout=39。039。 elsif(clk39。event and clk=39。139。)then if(en1=39。139。 or en2=39。039。)then if(bout4)then if(aout9)then 11 aout=0000。 bout=0000。 cout=39。139。 else aout=aout+1。 end if。 else if(aout=9)then aout=0000。 bout=bout+1。 else aout=aout+1。 cout=39。039。 end if。 end if。 end if。 end if。 end process。 cp = bout(2) and bout(1) and aout(0) and aout(3)。 a=aout。 b=bout。 ca=cout。 end rtl。 仿真波形圖： 12 圖 4 分時序仿真圖 綜合后產(chǎn)生的 Symbol 圖 圖 5 分 Symbol 圖 模塊三： COUNT24（時的計數(shù)器 24進(jìn)制 ) library ieee。 use 。 use 。 entity count24 is port(en1,en2,res,clk:in std_logic。 ca:out std_logic。 a,b:out std_logic_vector(3 downto 0))。 end count24。 architecture rtl of count24 is signal aout,bout:std_logic_vector(3 downto 0)。 signal cout,cl:std_logic。 begin cl = clk when en2 = 39。039。 else en1。 process(en1,en2,cl,res) begin if(res=39。039。)then aout=0000。 bout=0000。 cout=39。039。 elsif(cl39。event and cl=39。139。)then 13 if(bout1)then if(aout2)then aout=0000。 bout=0000。 cout=39。139。 else aout=aout+1。 end if。 else if(aout=9)then aout=0000。 bout=bout+1。 else aout=aout+1。 end if。 end if。 end if。 end process。 a=aout。 b=bout。 ca=cout。 end rtl。 仿真波形 圖： 圖 6 時時序仿真圖 14 綜合后產(chǎn)生的 Symbol 圖 圖 7 時 Symbol 圖 （ 2）顯示模塊。 顯示模塊兩個部分組成，包括掃描顯示模塊和 7段譯碼顯示模塊，通過對時間計時模塊的動態(tài)掃描 ,驅(qū)動 8 位七段共陰掃描數(shù)碼管的片選驅(qū)動信號輸出和七段字形譯碼輸出。蜂鳴器在 整點時有報時驅(qū)動信號產(chǎn)生。 模塊一： SCANSELECT（掃描顯示模塊） library ieee。 use 。 use 。 entity scanselect is port (clk:in std_logic。 res:in std_logic。 in1,in2,in3,in4,in5,in6:in std_logic_vector(3 downto 0)。 sel:out std_logic_vector(2 downto 0)。 daout:out std_logic_vector(3 downto 0))。 end scanselect。 architecture behave of scanselect is begin PROCESS (clk) VARIABLE t:std_logic_vector(2 downto 0)。 BEGIN IF(clk39。event AND CLK=39。139。)THEN if res=39。039。then t:=000。 15 else IF t=101 THEN t:=000。 ELSE t:=t+1。 END IF。 END IF。 if t=000 then daout(0)=in1(0)。 daout(1)=in1(1)。 daout(2)=in1(2)。 daout(3