【正文】 頂向下、自底向上或者混合的都可以。，即混合描述。，已形成標準，其代碼在不同的系統(tǒng)中可交換建模。四、程序代碼module weideng(nrst,haz,left,right,brake,lc,lb,la,ra,rb,rc,/*CLOCK_50*/clk,vga)。input haz,left,right,brake。//warning,turn left,turn right,braking input nrst,/*CLOCK_50*/clk。output lc,lb,la,ra,rb,rc。//6 light output vga。reg [3:0]vga。wire lc,lb,la,ra,rb,rc。//wire cp。//2 HZ reg [19:0]state,next_state。//14 statesparameter [19:0]idle=2039。b00_0000_0000_0001_000_000，l1=2039。b00_0000_0000_0010_001_000，l2=2039。b00_0000_0000_0100_010_000，l3=2039。b00_0000_0000_1000_100_000，r1=2039。b00_0000_0001_0000_000_100，r2=2039。b00_0000_0010_0000_000_010，r3=2039。b00_0000_0100_0000_000_001，full=2039。b00_0000_1000_0000_111_111，bl1=2039。b00_0001_0000_0000_001_111，bl2=2039。b00_0010_0000_0000_010_111，bl3=2039。b00_0100_0000_0000_100_111，br1=2039。b00_1000_0000_0000_111_100，br2=2039。b01_0000_0000_0000_111_010，br3=2039。b10_0000_0000_0000_111_001。//position of each stateparameter [4:0] idle_pos=539。d6，l1_pos=539。d7，l2_pos=539。d8，l3_pos=539。d9，r1_pos=539。d10，r2_pos=539。d11，r3_pos=539。d12，full_pos=539。d13，bl1_pos=539。d14，bl2_pos=539。d15，bl3_pos=539。d16，br1_pos=539。d17，br2_pos=539。d18，br3_pos=539。d19。//store statusalways @(posedge clk ,negedge nrst)begin vga=439。b0001。if(!nrst)stateelsestate//state transition ***always @(haz,left,right,brake)beginnext_state=idle。case(139。b1)state[idle_pos]:if(leftamp。~hazamp。~rightamp。~brake)next_state=l1。else if(rightamp。~hazamp。~leftamp。~brake)next_state=r1。else if(brake|haz|leftamp。right)next_state=full。elsenext_state=idle。state[l1_pos]:if(brake)next_state=bl1。else if(hazamp。~brake)next_state=full。elsenext_state=l2。state[l2_pos]:if(brake)next_state=bl1。else if(hazamp。~brake)next_state=full。elsenext_state=l3。state[l3_pos]:next_state=idle。state[full_pos]:if(~brake)next_state=idle。elsenext_state=full。state[r1_pos]:if(brake)next_state=br1。else if(hazamp。~brake)next_state=full。elsenext_state=r2。state[r2_pos]:if(brake)next_state=br1。else if(hazamp。~brake)next_state=full。elsenext_state=r3。state[r3_pos]:next_state=idle。state[br1_pos]:if(~brake)next_state=r1。//else if(~brakeamp。haz)//next_state=full。elsenext_state=br2。state[br2_pos]:if(~brake)next_state=r1。//else if(~brakeamp。haz)//next_state=full。elsenext_state=br3。state[br3_pos]:if(~brake)next_state=r1。elsenext_state=br1。state[bl1_pos]:if(~brake)next_state=l1。//else if(~brakeamp。haz)//next_state=full。elsenext_state=bl2。state[bl2_pos]:if(~brake)next_state=l1。//else if(~brakeamp。haz)//next_state=full。elsenext_state=bl3。state[bl3_pos]:if(~brake)next_state=l1。elsenext_state=bl1。default:next_state=idle。endcaseend//output logicassign la=state[3]，lb=state[4]，lc=state[5]，ra=state[2]，rb=state[1]，rc=state[0]。//2hz clock/*divn (.WIDTH(25),.N(25000000))CLOCK_50 u0（.clk(CLOCK_50)，.rst_n(nrst)，.o_clk(cp))。*/ endmodule五、心得體會Verilog語言是目前電路設計中不可缺少的語言之一，其在電子信息、通信、自動控制及計算機領域中的重要性日益突出。通過本次課程設計，使我對Verilog語言有了更深一步的了解，也對Quartus II軟件的使用方法和設計流程也有了更進一步的認識。在課程設計過程中，我和同組同學共同討論，期間遇到不少問題。但每一個問題我們都會認真修改、調試，并積極向老師和同學尋求幫助，直到沒有錯誤為止。這也提高了我們獨立思考與團隊合作的能力?？傊?，此次課程設計不僅對之前可編程設計的理論學習進行了實踐，更為我今后的專業(yè)學習打下了良好的基礎。第三篇：數字電子技術課設(數字鐘)太原理工大學現代科技學院學院《數字電子技術》課程設計報告數字電子技術課程設計報告題目：多功能數字鐘課程設計學年：2007學期：第二學期專業(yè)：自動化班級：0703學號：07100559 姓名：劉磊指導教師及職稱：魏巍時間：2009年7月9日太原理工大學現代科技學院第 0頁 太原理工大學現代科技學院學院《數字電子技術》課程設計報告數字電子技術課程設計報告一、設計目的數字鐘是一種用數字電路技術實現時、分、秒計時的裝置，與機械式時鐘相比具有更高的準確性和直觀性，且無機械裝置，具有更更長的使用壽命，因此得到了廣泛的使用。數字鐘從原理上講是一種典型的數字電