【正文】 0.5 V 寬帶 SFDR 1 MHz 到 10 MHz AOUT 25176。C 73 dBc 10 MHz 到 40 MHz AOUT 25176。C 67 dBc 40 MHz 到 80 MHz AOUT 25176。C 62 dBc 80 MHz 到 120 MHz AOUT 25176。C 58 dBc 120 MHz 到 160 MHz AOUT 25176。C 52 dBc 窄帶 SFDR 40 MHz AOUT (177。 1 MHz) 25176。C 87 dBc 40 MHz AOUT (177。 250 kHz) 25176。C 89 dBc 40 MHz AOUT (177。 50 kHz) 25176。C 91 dBc 40 MHz AOUT (177。 10 kHz) 25176。C 93 dBc 80 MHz AOUT(177。 1 MHz) 25176。C 85 dBc 80 MHz AOUT(177。 250 kHz) 25176。C 87 dBc 80 MHz AOUT(177。 50 kHz) 25176。C 89 dBc 80 MHz AOUT (177。 10 kHz) 25176。C 91 dBc 120 MHz AOUT(177。 1 MHz) 25176。C 83 dBc 120 MHz AOUT(177。 250 kHz) 25176。C 85 dBc 120 MHz AOUT(177。 50 kHz) 25176。C 87 dBc 參數(shù) 溫度 最小值 典型值 最大值 單位 120 MHz AOUT (177。 10 kHz) 25176。C 89 dBc 160 MHz AOUT(177。 1 MHz) 25176。C 81 dBc 160 MHz AOUT(177。 250 kHz) 25176。 83 dBc 7 C 160 MHz AOUT(177。 50 kHz) 25176。C 85 dBc 160 MHz AOUT (177。 10 kHz) 25176。C 87 dBc 時序特征 串聯(lián)的控制總線 最大頻率 FULL 25 Mbps 最小 Low 時鐘脈沖寬度 FULL 7 ns 最小 High 時鐘脈沖寬度 FULL 7 ns 最大時鐘脈沖上升／下降時間 FULL 2 ns 最 小 數(shù) 據(jù) 初 始 化 時 間DVDD_I / O V FULL 3 ns 最 小 數(shù) 據(jù) 初 始 化 時 間DVDD_I / O = V FULL 5 ns 最小數(shù)據(jù)保持時間 FULL 0 ns 最大數(shù)據(jù)有效時間 FULL 25 ns 起始時間 2 FULL 1 ms 最小數(shù)據(jù)時鐘脈寬高 FULL 5 SYSCLK周期 3 Ｉ／ O初始化時間 DVDD_I / O = V FULL 4 ns Ｉ／ O初始化時間 DVDD_I / O = V FULL 6 ns Ｉ／ O 數(shù)據(jù)保持時間 FULL 0 ns 傳輸延遲 Ｉ／ O 更新時鐘 25176。C 24 SYSCLK周期 Ｉ／ O 更新至相位偏移變化延遲 25176。C 24 SYSCLK周期 Ｉ／ O 更新至振幅變化延遲 25176。C 16 SYSCLK周期 CMOS 邏輯輸入 邏輯 1 電壓 @_ DVDD_I / O ( 管腳 43) = V 25176。C V 參數(shù) 溫度 最小值 典型值 最大值 單位 邏輯 0 電壓 @_ DVDD_I / O（管腳 43) V 25176。C V 邏 輯 1 電壓 @_ DVDD_I / O (管腳 43) = V 25176。C V 邏輯 0 電壓 @_ DVDD_I / O 25176。 V 8 (管腳 43) = V C 邏輯 1 電流 25176。C 3 12 μ A 邏輯 0 電流 25176。C 12 μA 輸入電容 25176。C 2 pF CMOS 邏輯輸出（ 1 mA 載荷） DVDD_I O = V 邏輯 1 電壓 25176。C V 邏輯 0 電壓 25176。C V CMOS 邏輯輸出（ 1 mA 載荷） DVDD_I / O = V 邏輯 1 電壓 25176。C V 邏輯 0 電壓 25176。C V 功率損耗（ AVDD = DVDD = V） 單音的信號模式 25176。C 162 171 mW 快速斷電方式 25176。C 150 160 mW 完全的休眠模式 25176。C 20 27 mW 同步 FUNCTION4 最大同步時鐘頻率 （ DVDD_I / O = V） 25176。C MHz 最大同步時鐘頻率 （ DVDD_I / O = V） 25176。C 100 MHz SYNC_CLK 校準(zhǔn)Resolution5 25176。C 177。 1 SYSCLK周期 1 實(shí)現(xiàn)可能達(dá)到最好的相位噪聲，該振幅可能應(yīng)用在時鐘脈沖上。減少該時鐘輸入振幅將減少該相位噪聲信息裝置。 起始時間恢復(fù)從模擬斷電方式（看該節(jié)）。最長的定時要求該基準(zhǔn)鐘放大器 PLL 到該參數(shù)值。該初始值假定是沒有電容在 DACBP 引腳而且最好使用推薦的 PLL 環(huán)路濾波器。 SYSCLK 周期引用該實(shí)際的時鐘脈沖頻率應(yīng)用芯片內(nèi)通過該 DDS。如果該基準(zhǔn)時鐘放大器與外部參考時鐘脈沖頻率并聯(lián)、該 SYSCLK 頻率是該外部的頻率乘以該基準(zhǔn)時 鐘倍增因數(shù)。如果該基準(zhǔn)鐘放大器沒有應(yīng)用，該 SYSCLK 頻率就等于外部參考時鐘脈沖頻率。 SYNC_CLK = 1／４ SYSCLK 比率。因?yàn)? SYNC_CLK 比率≥ 50 MHz、用該高速的同步啟動位、 設(shè)置 CFR21 這個參數(shù)指出那數(shù)字同步特征不能克服在系統(tǒng)時鐘上升邊之間的相位延遲（定時失真）。 如果該系統(tǒng)時鐘邊緣是定位、該同步功能在兩個之間邊緣將不會增加該失真。 9 表 2 參數(shù) 取值 最高結(jié)溫 150176。 C DVDD_I / O（管腳 43） 4V AVDD, DVDD 2V 數(shù)字輸入電壓（ DVDD_I / O = V） 到 + 數(shù)字輸入電壓（ DVDD_I / O V） 到 + 數(shù)字輸出電流 5 mA 貯存溫度 65176。 C to +150176。 C 工作溫度 40176。 C to +105176。 C 焊接溫度 （ 10 秒焊接 ） 300176。 C θ JA 38176。 C/W θ JC 15176。 C/W 強(qiáng)調(diào)超過絕對最大額定值可以永久性損壞該裝置。這是強(qiáng)調(diào)額定值和函數(shù)運(yùn)算在該裝置其他的情況指出在該操作技術(shù)要求明確指出。超出絕對最大額定值的使用延長周期 將會影響器件的可靠性。 圖 ,輸出等效電路 引腳封裝形式 10 圖 3 引腳封裝形式 注意接通封裝底部裸過露焊盤應(yīng)當(dāng)盡可能接近 DAC 的模擬地，引腳 43, DVDD_I/ O,可以是提高到 V 或 V；然而 , DVDD 引腳（引腳 2 和引腳 34）只能是升冪 V。 引腳功能描述 AD9951 的引腳功能如表 3 所示。 表 的引腳功能 引腳 符號 I/O 功能 1 I/O UPDATE I 上升沿改變內(nèi)部緩沖區(qū)存儲器內(nèi)容 ，給Ｉ／ O寄存器 ,此管腳必須是建立并且保持 SYNC_CLK 輸出的信號。 2,34 DVDD I 數(shù)字電源引腳（ V）。 3,33,42,47,48 DGND I 數(shù)字電源接地引腳。 4,6,13,16,18,19,25,27,29 AVDD I 模擬電源引腳（ V）。 5,7,14,15,17,22,26,28,30,31,32 AGND I 模擬電源接地引腳。 8 OSC/REFCLK I 基準(zhǔn)時鐘／振蕩輸入 ,當(dāng) REFCLK端口可以單端方式 , REFCLKB 需連接一個 的去耦 電容器到 AVDD。 11 引腳 符號 I/O 功能 9 OSC/REFCLK I 基準(zhǔn)時鐘／振蕩輸入是時鐘輸入部分接通振蕩器／ REFCLK。 10 CRYSTAL OUT O 輸出功率的振蕩器部分。 11 CLKMODESELECT I 振蕩器部分的控制引腳 ,當(dāng)這個引腳為高電平時，作為振蕩器部分的使能端，為低電平時 ,振蕩器部分是旁路的。 12 LOOP_FILTER I 管腳規(guī)定外部的零位補(bǔ)償 REFCLK 的電路倍頻器連接到 PLL 環(huán)路濾波器 ,電路由一個 1kΩ 電阻器與一個 電容器串聯(lián) 到 AVDD。 20 IOUT O DAC 輸出偏置通過一個電阻器到 AVDD, 不是AGND。 21 IOUT O DAC 輸出功率將偏置通過一個電阻器于 AVDD,不是 AGND。 23 DACBP I DAC 偏置去耦引腳。 24 DAC_RSET I 一個電阻器（額定值為 kΩ ）連接 AGND到 DAC_RSET 建立參考電流至 DAC。 35 PWRDWNCTL I 用作一個外部下電控制（看表 8 所示）。 36 RESET I 高電平有效，硬件復(fù)位引腳 ,確定 RESET 管腳是描述 AD9951于初始狀態(tài)Ｉ／ O端口寄存 器地址表。 37 IOSYNC I 異步高電平有效 Reset 串行端口控制器。當(dāng)處于高電平時 ,Ｉ／ O 電流斷開 ,一個新的Ｉ／ O 于IOSYNC 開始返回 low。如果管腳沒有接地；禁止應(yīng)用此引腳。 38 SDO O 當(dāng)使用 3 總線串行Ｉ／ O 端口時 ,此管腳充當(dāng)串行數(shù)據(jù)輸出。作為一個 2 線串行端口時 ,此管腳不用。 39 CS I 此引腳功能當(dāng)做一個低電平激活芯片選擇 ,允許多片芯片均分Ｉ／ O 總線。 40 SCLK I 對于Ｉ／ O 來說 ,此插頭功能當(dāng)做串行數(shù)據(jù)時鐘脈沖進(jìn)行輸入 /輸出操作。 41 SDIO I/O 當(dāng)Ｉ／ O 為 3 總線串行端口時 ,此管腳為唯一的串行數(shù)據(jù)輸入。當(dāng)作為 2 線串行端口時 ,此引腳是雙向的串行數(shù)據(jù)引腳。 43 DVDD_I/O I 數(shù)字電源（Ｉ／ O 存儲單元為 V）。 44 SYNC_IN I 輸入信號經(jīng)常同時發(fā)生多重 接 SYNC_CLK 輸出以控制 AD9951。 45 SYNC_CLK O 同步脈沖輸出引腳為一同步裝置。 12 引腳 符號 I/O 功能 46 OSK I 輸入引腳經(jīng)常由控制振幅鍵控操作。 OSK 是SYNC_CLK 的同步調(diào)幅引腳。當(dāng) OSK 不是用于可編程時 ,此引腳連接到 DGND。 49 AGND I 在所有的裸露焊盤當(dāng)中 ,DAC 必須附屬必須盡可能的接近 AGND。 動態(tài)曲線特征 圖 4 FOUT = 1 MHz FCLK = 400 MSPS, WBSFDR 圖 5. FOUT =10 MHz, FCLK = 400 MSPS ,WBSFD 13 圖 6 FOUT = 40 MHz, FCLK = 400 MSPS, WBSFDR 圖 7. FOUT = 80 MHz ,FCLK = 400 MSPS, WBSFDR 圖 8 FOUT = 120 MHz, FCLK = 400 MSPS, WBSFDR 14 圖 9. FOUT = 160 MHz, FCLK = 400 MSPS, WBSFDR 圖 10. FOUT = MHz, FCLK = 400 MSPS, NBSFDR,177。 1 MHz 圖 11. FOUT = 10 MHz, FCLK