數(shù)字邏輯》自測(cè)題參考答案-文庫(kù)吧
2025-04-14 08:39 本頁(yè)面
【正文】 0110 76 /Y7有效時(shí) 01110111 77 三、綜合分析題（每題 8分） 1. 分析 74LS138譯碼器和邏輯門(mén)構(gòu)成的邏輯電路的功能。 （ 1）寫(xiě)出 F（ X,Y,Z）和 G（ X,Y,Z）的邏輯表達(dá)式； （ 2）給出真值表； （ 3）分析電路功能。 C B A G1 G2 G3 0 0 1 X Y Z Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 amp。 amp。 F G ?? )7,4,2,1(3mF?? )7,3,2,1(3mGX Y Z F G 0 0 0 0 0 0 0 1 1 1 0 1 1 0 1 0 1 0 1 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 （ 1） （ 2） （ 3）功能：全減器，其中， X：被減數(shù) Y：減數(shù) Z：低位向本位的借位 F：本地差 G：本位向高位的借位 2. 分析數(shù)據(jù)選擇器 74LS151構(gòu)成的邏輯電路功能。 （ 1）寫(xiě)出邏輯表達(dá)式； （ 2）說(shuō)明電路功能； （ 3）用 Verilog HDL描述電路功能。 x3 x2 x1 en d0 d1 d2 d3 d4 d5 d6 d7 y F A B C 0 1 0 0 0 0 0 0 1 CBAA B CmF ??? ? )7,1(3（ 1） （ 2）功能：三變量一致檢測(cè)電路 （ 3） module same(A,B,C,F)。 input A,B,C。 output F。 reg F。 always @(A or B or C) if((A==B)amp。(B==C)) F=1。 else F=0。 endmodule （ 3） module same(A,B,C,F)。 input A,B,C。 output F。 assign F=Aamp。Bamp。C|~Aamp。~Bamp。~C。 endmodule 3. 分析圖示電路實(shí)現(xiàn)的邏輯功能，并建立實(shí)現(xiàn)該功能的 Verilog HDL模型。 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0 CI0 CO4 Y3 Y2 Y1 Y0 8421碼 X3 X2 X1 X0 0 0 0 W 74LS283 ≥1 amp。 X3 X2 X1 X2 X0 解： Y3Y2Y1Y0=X3X2X1X0+0WW0 W=X3+X2X1+X2X0 X3X2X1X0 W B3B2B1B0 Y3Y2Y1Y0 0000 0 0000 0000 0001 0 0000 0001 0010 0 0000 0010 0011 0 0000 0011 0100 0 0000 0100 0101 1 0110 1011 0110 1 0110 1100 0111 1 0110 1101 1000 1 0110 1110 1001 1 0110 1111 結(jié)論： 將 8421碼轉(zhuǎn)換為 2421碼 Verilog 模型： module CT (codein,codeout)。 input [3:0] codein。 output [3:0] codeout。 reg [3:0] codeout。 always@(codein) begin if((codein=4’b0000) amp。amp。 (codein=4’b0100)) codeout=codein。 else if((codein=4’b0101) amp。amp。 (codein=4’b1001)) codeout=codein+4’b0110。 else codeout=4’bzzzz。 end endmodule 4. 分析給定組合電路。 （ 1）寫(xiě)出輸出表達(dá)式； （ 2）列真值表并說(shuō)明電路的綜合功能； （ 3）建 Verilog HDL模型。 1 =1 =1 amp。 ≥1 x3 x2 x1 s2 s1 s2=x3⊕x2⊕x1 s1=x3 x2 +(x3⊕ x2) x1 x3 x2 x1 s2 s1 000 0 0 001 1 0 010 1 0 011 0 1 100 1 0 101 0 1 110 0 1 111 1 1 功能： 若將 x x2作為兩個(gè)加數(shù) ，x1作為低端進(jìn)位 ， 則電路實(shí)現(xiàn)全加器的功能 ， s2是本地和的輸出 ， s1是向上進(jìn)位輸出 。 Verilog 模型： module CT (x3,x2,x1,s2,s1)。 input x3,x2,x1。 output s2,s1。 assign {s1,s2}=x3+x2+x1。 endmodule 5. 分析電路，填寫(xiě)表格，建 Verilog HDL模型。 y 189。 74LS153 x1 x0 en d0 d1 d2 d3 F ≥1 =1 s1 s0 0 0 1 a b a b s1 s0 F 0 0 a+b 0 1 0 1 0 1 1 1 a⊕b Verilog 模型： module select (a,b,s1,s0,F)。 input a,b,s1,s0。 output F。 assign F=~s1amp。~s0amp。(a|b)| s1amp。~s0|s1amp。s0amp。(a^b)。 endmodule 6. 狀態(tài)圖如 （ a） 所示 ， 請(qǐng)將次態(tài) /輸出填在 （ b） 表中 。 若狀態(tài)分配方案為： A、 B、C、 D分別對(duì)應(yīng) Q1Q0的取值 00、 0 11， 請(qǐng)將分配后的編碼填在 （ c） 表中 。 當(dāng)X=0時(shí) ， 它的功能是 兩位二進(jìn)制加 1計(jì)數(shù)器 ， 當(dāng) X=1時(shí) ， 它的功能是 兩位二進(jìn)制減 1計(jì)數(shù)器 。 A B C D 00/00/00/10/11/11/11/01/1/1/1/0/1/0/0/0/CABDACDBDCBA10X)(tY)()( / t1t ZY ?1/010/111/101/001/000/100/110/011011010010X01)()()( / t1t01t1 Z ??)(a )(b )(cX / Z 7. 分析圖示同步時(shí)序電路。（ 10分） （ 1）寫(xiě)出激勵(lì)方程和輸出方程； （ 2）作激勵(lì) / 狀態(tài)轉(zhuǎn)換表； （ 3）畫(huà)初態(tài) Q1Q0=00時(shí)，輸入 x為 00001111時(shí)， Q Q0、 Z的波形圖。 （ 4）說(shuō)明電路功能。 J Q0 CP K J Q1 CP K amp。 amp。 X CLK Z CLK X Q1 Q0 Z X Q1 Q0 J1 K1 J0 K0 Q1(t+1) Q0(t+1) Z 激勵(lì)方程： 01100 XQKJ XKJ ?? ??輸出方程： 01Z?000 00 00 0 0 0 001 00 00 0 1 0 010 00 00 1 0 0 011 00 00 1 1 1 100 00 11 0 1 0 101 11 11 1 0 0
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