【正文】 0 0 0 0 1 1 1 0 1 1 0 1 0 1 0 1 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 （ 1） （ 2） （ 3）功能：全減器，其中， X：被減數(shù) Y：減數(shù) Z：低位向本位的借位 F：本地差 G：本位向高位的借位 2. 分析數(shù)據(jù)選擇器 74LS151構成的邏輯電路功能。 x3 x2 x1 en d0 d1 d2 d3 d4 d5 d6 d7 y F A B C 0 1 0 0 0 0 0 0 1 CBAA B CmF ??? ? )7,1(3（ 1） （ 2）功能：三變量一致檢測電路 （ 3） module same(A,B,C,F)。 output F。 always (A or B or C) if((A==B)amp。 else F=0。 input A,B,C。 assign F=Aamp。C|~Aamp。~C。 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0 CI0 CO4 Y3 Y2 Y1 Y0 8421碼 X3 X2 X1 X0 0 0 0 W 74LS283 ≥1 amp。 input [3:0] codein。 reg [3:0] codeout。amp。 else if((codein=4’b0101) amp。 (codein=4’b1001)) codeout=codein+4’b0110。 end endmodule 4. 分析給定組合電路。 1 =1 =1 amp。 Verilog 模型： module CT (x3,x2,x1,s2,s1)。 output s2,s1。 endmodule 5. 分析電路，填寫表格，建 Verilog HDL模型。 74LS153 x1 x0 en d0 d1 d2 d3 F ≥1 =1 s1 s0 0 0 1 a b a b s1 s0 F 0 0 a+b 0 1 0 1 0 1 1 1 a⊕b Verilog 模型： module select (a,b,s1,s0,F)。 output F。~s0amp。~s0|s1amp。(a^b)。 若狀態(tài)分配方案為： A、 B、C、 D分別對應 Q1Q0的取值 00、 0 11， 請將分配后的編碼填在 （ c） 表中 。 A B C D 00/00/00/10/11/11/11/01/1/1/1/0/1/0/0/0/CABDACDBDCBA10X)(tY)()( / t1t ZY ?1/010/111/101/001/000/100/110/011011010010X01)()()( / t1t01t1 Z ??)(a )(b )(cX / Z 7. 分析圖示同步時序電路。 （ 4）說明電路功能。 amp。 8. 畫出圖示同步時序電路初態(tài) Q3Q2Q1=001時的狀態(tài)轉換圖，分析自啟動特性。 D Q CP D Q CP D Q CP Q3 Q2 Q1 CLK 001 100 010 000 111 011 101 110 從完全狀態(tài)轉換圖可以看到，當電路處于無效狀態(tài)時，不能經(jīng)過有限個時鐘節(jié)拍自動進入到有效循環(huán)，故電路不能自啟動 module exam (clk, q) 。 output [3:1] q 。 always (posedge clk) case (q) 3’b001 : q=3’b100 。 3’b010 : q=3’b001 。 endcase endmodule 9. 分析 74LS163構成的電路功能。 74LS163 CLK CLR LD ENT ENP QA A QB B QC C QD D RCO 1 CP Q0 Q1 Q2 Q3 0 amp。 B3 B2 B1 B0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 B3 B2 B1 B0 G3 G2 G1 G0 0000 0000 0001 0001 0010 0011 0011 0010 0100 0110 0101 0111 0110 0101 0111 0100 1000 1100 1001 1101 1010 1111 1011 1110 1100 1010 1101 1011 1110 1001 1111 1000 功能： 4位格雷碼加 1計數(shù)器 74LS163 CLK CLR LD ENT ENP QA A QB B QC C QD D RCO 1 CP 清零 0 1 F 11. 分析圖示電路的邏輯功能，并畫出 F的波形圖。 所以 ，該電路是一個對 CP進行12分頻的電路 。 S1 S0 Rin A B C D Lin CLK CLR QA QB QC QD 1 1 1 1 1 0 CP /CLR 74LS194 0000 1110 1101 1011 0111 功能： 4位左循環(huán)一個 0 module xuhuan_0_l(clk, q) 。 output [3:0] q 。 always (posedge clk) case (q) 4’b1110: q=4’b1101 。 4’b1 011: q=4’b0111 。 default : q=8’b1110 。 0000 / 0 1111 / 1 1110 / 0 1011 / 0 0100 / 0 0001 / 0 1101 / 0 0010 / 0 0011 / 0 1100 / 0 Q3~Q0(t) Q3~Q0(t+1) Z 0000 0001 0 0001 0010 0 0010 0011 0 0100 1011 0 0011 0100 0 1011 1100 0 1100 1101 0 1101 1110 0 1110 1111 0 1111 0000 1 module counter2421 (clk,q,z)。 output z。 assign z=(q==4’b1111)?1:0。 4’b0