數(shù)字邏輯自測(cè)題參考答案-閱讀頁(yè)
2025-05-14 08:39本頁(yè)面
【正文】 001:q=4’b0010。 4’b0011:q=4’b0100。 4’b1011:q=4’b1100。 4’b1101:q=4’b1110。 4’b1111:q=4’b0000。 endcase endmodule 功能： 2421碼加 1計(jì)數(shù)器 四、設(shè)計(jì)題 1. 根據(jù)給定電路，建立其 Verilog HDL門(mén)及描述模型。 =1 ≥1 ≥1 F3 F2 F1 A B C D module design1(A,B,C,D,F1,F2,F3)。 output F1,F2,F3。 xor X1(W1,A,B), X2(W2,C,D), X3(F3,W1,W2)。 nor ON1(F1,A,B,C,D), ON2(F2,F3,F1,W3)。 module design2(n_en,code,dataout)。 input [3:1] code。 reg [8:1] dataout。 else case(code) 3’b000:dataout=8’b0000_0001。 3’b010:dataout=8’b0000_0100。 3’b100:dataout=8’b0001_0000。 3’b110:dataout=8’b0100_0000。 default:dataout=8’b0000_0000。要求先畫(huà)出模塊框圖， 再進(jìn)行描述。 input [7:0] d0,d1,d2,d3。 input [1:0] sel。 reg [7:0] f。 2’b01: f=d1。 2’b11: f=d3。 endcase else f=8’b00000000。 參考答案： module CT (en,codein,codeout,oe)。 input en。 output oe。 reg oe。amp。 else if((codein=4’b0101) amp。 (codein=4’b1001)) {codeout,oe}={codein+4’b0110,0}。 else {codeout,oe}=5’b11111。（ 5分） 6. 用 Verilog HDL描述一個(gè)具有低有效異步置位、異步清零的上升沿 JK觸發(fā)器。 input [8:1] data。 assign check=~(^data)。 input clk, n_clr, n_set, j, k 。 reg q 。 else if (n_set==0) q=1 。 2’b01 : q=0 。 2’b11 : q=~q 。（ 5分） module Dff_1(clk,clr,set,d,q) 。 output q 。 always (negedge clk ) if (clr==1) q=0 。 else q=d 。（ 10分） （ 1）下降沿（ 0~47） 10 加 1計(jì)數(shù)； （ 2）電路具有一個(gè)低有效的異步清零端； （ 3）電路具有一個(gè)高有效的計(jì)數(shù)使能端； （ 4）電路具有一個(gè)高有效的循環(huán)進(jìn)位（ RCO）輸出端。 input clrn, clk, en。 output rco 。 always ( posedge clk or negedge clrn ) begin if ( ~ clrn ) qout = 0 。 else qout=0。 end assign rco = ( qout==47 amp。 en ) ? 1 : 0 。當(dāng) x=0時(shí)，加 1計(jì)數(shù)；當(dāng) x=1時(shí)， 減 1計(jì)數(shù)。 input clk, up 。 reg [4:1] q 。amp。 else q=4’b0011。amp。 else q=4’b1100。要求先畫(huà)出能自啟 動(dòng)的狀態(tài)圖，再進(jìn)行描述。 input clk 。 reg [3:0] q 。 4’b1101: q=4’b1011 。 4’b0111: q=4’b1110 。 endcase endmodule 其它 11. 用 Verilog HDL描述一個(gè) 4位右移扭環(huán)形計(jì)數(shù)器。（ 10分） module niu_4(clk, q) 。 output [3:0] q 。 always (posedge clk) case(q) 4’b0000:q=4’b1000。 4’b1100:q=4’b1110。 4’b1111:q=4’b0111。 4’b0011:q=4’b0001。 default: q=4’b0000。（ 10分） A C B 0 / 0 1 / 0 1 / 1 1 / 0 0 / 0 0 / 0 module test_011 (x,clk,z)。 input x,clk 。 reg z 。 always (posedge clk) now=next 。 else {z,next}={0,A}。 else {z,next}={0,B}。 else {z,next}={0,B}。 endcase endmodule 13. 建立 8421碼轉(zhuǎn)換成余 3碼的真值表，寫(xiě)出 4個(gè)表達(dá)式，建立 Verilog HDL數(shù)據(jù)流 模型。 input X3,X2,X1,X0 。 assign Y3=X3|X2amp。X0。X0|~X2amp。~X1amp。 assign Y1=~(X1^X0)。 endmodule 14. 用 Verilog HDL描述一個(gè) 4—2優(yōu)先權(quán)編碼器。 module encoder_4_2(n_en,a,b,c,d,codeout,flag)。 input n_en。 output flag。 reg flag。 else if (b==0) {flag,codeout}=3’b1_10。 else if (d==0) {flag,codeout}=3’b1_00。 else {flag,codeout}=3’b0_00。 （ 10分） 下列三種設(shè)計(jì)方法任選一種。 由題意得： QRDoutd a taQittiti????????)1(8)(1)1( 7,.. .2,1則 （ 1） D觸發(fā)器實(shí)現(xiàn) Q2 Q1 D Q CP D Q CP D Q CP Q8 Q7 Q6 CLK D Q CP D Q CP D Q CP D Q CP D Q CP Q5 Q4 Q3 data amp。 amp。 amp。 amp。 RD out8 out7 out6 out5 out4 out3 out2 out1 S1 S0 Rin A B C D Lin CLK CLR QA QB QC QD 0 74LS194 S1 S0 Rin A B C D Lin CLK CLR QA QB QC QD 1 74LS194 RD out8 out7 out6 out5 out4 out3 out2 out1 CLK 1 0 data amp。 amp。 amp。 amp。 則 （ 2） 194實(shí)現(xiàn) module shift_r (data,clk,RD,out)。 output [8:1] out。 assign out=(RD==1?)q:0。 q[8]=data
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