基于fpga的雷達(dá)中心控制器的設(shè)計(jì)-文庫(kù)吧
2025-07-30 19:02 本頁(yè)面
【正文】 ..................................... 15 參考文獻(xiàn) ...................................................................................................................... 15 6 致謝 ....................................................................................................................... 15 致謝 .................................................................................................... 錯(cuò)誤 !未定義書簽。 1 引言 : 國(guó)內(nèi)外對(duì)雷達(dá)中心控制器這方面的研究還相對(duì)較少，這方面的相關(guān)的文章也相對(duì)較少，對(duì)此很有研究的價(jià)值。傳統(tǒng)雷達(dá)的中心控制器與數(shù)據(jù)處理設(shè)備一起，都由通用計(jì)算機(jī)實(shí)現(xiàn)。通用計(jì)算機(jī)與雷達(dá)系統(tǒng)各個(gè)單元硬件 (信號(hào)處理器、波 形產(chǎn)生器等 )和其它外部設(shè)備 (如鍵盤、鼠標(biāo)、顯示器等 )通過通用接口相連，它們之間要通過緩存器和數(shù)據(jù)總線。雷達(dá)操作人員工作通用計(jì)算機(jī)直接給雷達(dá)系統(tǒng)各單元發(fā)送指令，對(duì)雷達(dá)的工作狀態(tài)進(jìn)行控制。 現(xiàn)代雷達(dá)中，隨著近距離精跟蹤和目標(biāo)截獲的需要，雷達(dá)的工作周期越來越短，周期內(nèi)要處理的數(shù)據(jù)流量越來越大，這對(duì)于既要進(jìn)行大量數(shù)據(jù)的實(shí)時(shí)處理，又要進(jìn)行雷達(dá)工作的實(shí)時(shí)控制的計(jì)算機(jī)來講是很困難的。此外由于多種設(shè)備協(xié)調(diào)工作，雷達(dá)系統(tǒng)的時(shí)間校準(zhǔn)也是必不可少的，對(duì)于處理時(shí)間己經(jīng)十分緊張的數(shù)據(jù)處理計(jì)算機(jī)來說，更增加了很大負(fù)擔(dān)。因此非常有必要在 數(shù)據(jù)處理計(jì)算機(jī)和雷達(dá)各分系統(tǒng)之間設(shè)計(jì)一個(gè)可實(shí)現(xiàn)雷達(dá)實(shí)時(shí)控制的系統(tǒng)。 目前雷達(dá)中心控制器的設(shè)計(jì)有使用單片機(jī)、 DSP 及數(shù)電模電等元件構(gòu)成的，但是用 FPGA 設(shè)計(jì)相對(duì)而言，系統(tǒng)的可靠性更高、功耗更低，更重要的應(yīng)用 FPGA可設(shè)計(jì)出專用的雷達(dá)中心控制器芯片，具有自主知識(shí)產(chǎn)權(quán)。 其中關(guān)于 FPGA 的發(fā)展也是很快速，其主要的優(yōu)點(diǎn)決定了其發(fā)展前途 ,主要優(yōu)點(diǎn)有 FPGA 不僅可以解決電子系統(tǒng)小型化、低功耗、可靠性高等問題，而且其開發(fā)周期短、開發(fā)軟件投入少、芯片價(jià)格不斷降低，促使 FPGA 越來越多地取代了ASIC 的市場(chǎng)，特別是對(duì)小 批量、 多品種的產(chǎn)品需求，使 FPGA 成為首選。所以選擇 FPGA 是比較好的選擇。 主要工作有如下幾個(gè)方面： 1)根據(jù)項(xiàng)目的要求要對(duì)時(shí)序的嚴(yán)格要求，完成中心控制器的方案設(shè)計(jì)； 2)數(shù)據(jù)預(yù)處理模塊、 DSP 鏈路口通信模塊的 VHDL 的編程和設(shè)計(jì) 3中心控制器硬件電路的調(diào)試和測(cè)試 。 4)中心控制器聯(lián)合調(diào)試與測(cè)試 2 1 中心控制器的設(shè)計(jì) 總體設(shè)計(jì) 中心控制器的設(shè)計(jì)：對(duì)中心控制器進(jìn)行總體設(shè)計(jì)，畫出相應(yīng)的框圖，見圖 1。 圖 中心控制器的 實(shí)現(xiàn)結(jié)構(gòu) 總體設(shè)計(jì)的分小模塊 其中中心控制器主要分幾大模塊設(shè)計(jì)： A/D轉(zhuǎn)換器：對(duì) I/Q 兩路信號(hào)進(jìn)行數(shù)字化處理，本來 I/Q 兩路信號(hào)是兩路差拍模擬信號(hào)，輸入差拍信號(hào)的最高頻率為，數(shù)據(jù)采樣率則為總體系統(tǒng)設(shè)計(jì)規(guī)定的 2MHz。要用到的是 AD9059 是 8位單片雙通道模數(shù)轉(zhuǎn)換器； FIR 濾波：對(duì)兩路 8 位數(shù)字信號(hào)進(jìn)行濾波； 數(shù)據(jù)緩沖：對(duì)濾波后的兩路信號(hào)進(jìn)行緩存，采用 FIFO 存儲(chǔ)器來實(shí)現(xiàn)，再送給 DSP鏈路口； 鏈路口數(shù)據(jù)發(fā)送：緩存的數(shù)據(jù)進(jìn)入 DSP，完成與 DSP 的通信，同時(shí)要滿足通信I 路模擬信號(hào) Q 路模擬信號(hào) FIR 濾波器 數(shù)據(jù)存儲(chǔ) DSP 鏈路口 A/D 轉(zhuǎn)化器 時(shí)鐘模塊 雷達(dá)單元 波形產(chǎn)生器 中心控制 時(shí)間基準(zhǔn) 顯示界面 顯示界面 緩沖器 采樣時(shí)間 采樣頻率 復(fù)位電 路 電源 3 的速度方面的數(shù)據(jù)要求 ； 雷達(dá)單元：對(duì)不同的雷達(dá)單元進(jìn)行控制，有相應(yīng)的響應(yīng)，完成相應(yīng)的任務(wù)； 波形產(chǎn)生器：產(chǎn)生不同的波形，與不同的數(shù)據(jù)采集有一定的時(shí)間關(guān)系。 中心控制：實(shí)現(xiàn)時(shí)間的嚴(yán)格控制，同時(shí)滿足操作人發(fā)出指令完成相應(yīng)的任務(wù)； 復(fù)位電路：對(duì)中心控制器發(fā)出復(fù)位信號(hào)； 電源：對(duì)輸入電壓進(jìn)行濾波和穩(wěn)壓，提供中心控制器電路需要的 、 電壓。 2 FIFO 數(shù)據(jù)緩存與 A/D 轉(zhuǎn)換器 數(shù)據(jù)緩存的原理及設(shè)計(jì) FIFO 即先進(jìn)先出堆棧，用作數(shù)據(jù)緩沖器。中心控制器和信號(hào)處理機(jī) DSP 之間為異步通信，我們使用兩個(gè) FIFO 分別存 放兩路數(shù)據(jù)，對(duì)兩個(gè) FIFO 的要求完全相同。對(duì) FIFO 的要求如下 : FIFO 深度為 1024，寬度為 8，即存放 1024 個(gè)數(shù)據(jù)，每個(gè)數(shù)據(jù)為 8位。 同時(shí)是異步并行數(shù)據(jù)，同時(shí)對(duì) FIFO 有相關(guān)的指示，允許不同的速率傳輸，同時(shí)也會(huì)指示 FIFO 的空或滿，防止數(shù)據(jù)傳輸過程中出現(xiàn)錯(cuò)誤。 FIFO 的實(shí)現(xiàn)：在 Quartusll 軟件提供參數(shù)化模塊 LMP_FIFO+，可
醫(yī)療健康相關(guān)推薦
鄂ICP備17016276號(hào)-1