【正文】 系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性。它們無需花費(fèi)傳統(tǒng)意義下制造集成電路所需大量時(shí)間和精力，避免了投資風(fēng)險(xiǎn)，成為電子器件行業(yè)中發(fā)展 最快的一族。使用 FPGA 器件設(shè)計(jì)數(shù)字系統(tǒng)電路的主要優(yōu)點(diǎn)如下： （ 1）設(shè)計(jì)靈活 使用 FPGA 器件，可不受標(biāo)準(zhǔn)系列器件在邏輯功能上的限制。而且修改邏輯可在系統(tǒng)設(shè)計(jì)和使用過程的任一階段中進(jìn)行，并且只須通過對(duì)所用的 FPGA 器件進(jìn)行重新編程即可完成，給系統(tǒng)設(shè)計(jì)提供了很大的靈活性。 （ 2）增大功能密集度 功能密集度是指在給定的空間能集成的邏輯功能數(shù)量?？删幊踢壿嬓酒瑑?nèi)的組件門數(shù)高，一片 FPGA 可代替幾片、幾十片乃至上百片中小規(guī)模的數(shù)字集成電路芯片。用 FPGA 器件實(shí)現(xiàn)數(shù)字系統(tǒng)時(shí)用的芯片數(shù)量少，從而減少芯片的使用數(shù)目，減少 印刷線路板面積和印刷線路板數(shù)目，最終導(dǎo)致系統(tǒng)規(guī)模的全面縮減。 （ 3）提高可靠性 6 減少芯片和印刷板數(shù)目，不僅能縮小系統(tǒng)規(guī)模，而且它還極大的提高了系統(tǒng)的可靠性。 具有較高集成度的系統(tǒng)比用許多低集成度的標(biāo)準(zhǔn)組件設(shè)計(jì)的相同系統(tǒng)具有高得多的可靠性。使用FPGA 器件減少了實(shí)現(xiàn)系統(tǒng)所需要的芯片數(shù)目，在印刷線路板上的引線以及焊點(diǎn)數(shù)量也隨之減少，所以系統(tǒng)的可靠性得以提高。 （ 4）縮短設(shè)計(jì)周期 由于 FPGA 器件的可編程性和靈活性，用它來設(shè)計(jì)一個(gè)系統(tǒng)所需時(shí)間比傳統(tǒng)方法大為縮短。FPGA 器件集成度高，使用時(shí)印刷線 路板電路布局布線簡(jiǎn)單。同時(shí)，在樣機(jī)設(shè)計(jì)成功后，由于開發(fā)工具先進(jìn)，自動(dòng)化程度高，對(duì)其進(jìn)行邏輯修改也十分簡(jiǎn)便迅速。因此，使用 FPGA 器件可大大縮短系統(tǒng)的設(shè)計(jì)周期，加快產(chǎn)品投放市場(chǎng)的速度，提高產(chǎn)品的競(jìng)爭(zhēng)能力。 （ 5）工作速度快 FPGA/CPLD 器件的工作速度快，一般可以達(dá)到幾百兆赫茲，遠(yuǎn)遠(yuǎn)大于 DSP 器件。同時(shí)，使用 FPGA 器件后實(shí)現(xiàn)系統(tǒng)所需要的電路級(jí)數(shù)又少，因而整個(gè)系統(tǒng)的工作速度會(huì)得到提高。 （ 6）增加系統(tǒng)的保密性能 很多 FPGA 器件都具有加密功能，在系統(tǒng)中廣泛的使用 FPGA 器件 可以有效防止產(chǎn)品被他人非法仿制。 （ 7）降低成本 使用 FPGA 器件實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)時(shí)，如果僅從器件本身的價(jià)格考慮，有時(shí)還看不出來它的優(yōu)勢(shì)，但是影響系統(tǒng)成本的因素是多方面的，綜合考慮，使用 FPGA 的成本優(yōu)越性是很明顯的。首先，使用 FPGA 器件修改設(shè)計(jì)方便，設(shè)計(jì)周期縮短，使系統(tǒng)的研制開發(fā)費(fèi)用降低；其次， FPGA器件可使印刷線路板面積和需要的插件減少，從而使系統(tǒng)的制造費(fèi)用降低；再次，使用 FPGA 器件能使系統(tǒng)的可靠性提高，維修工作量減少，進(jìn)而使系統(tǒng)的維修服務(wù)費(fèi)用降低?？傊褂?FPGA器件進(jìn)行系統(tǒng)設(shè)計(jì)能節(jié)約成本。 FPGA 設(shè)計(jì)原則： FPGA 設(shè)計(jì)的一個(gè)重要指導(dǎo)原則：面積和速度的平衡與互換，這個(gè)原則在后邊的濾波器設(shè)計(jì)中有大量的驗(yàn)證體現(xiàn)。 這里 “面積 ”指一個(gè)設(shè)計(jì)消耗 FPGA/CPLD 的邏輯資源的數(shù)量，對(duì)于 FPGA 可以用所消耗的觸發(fā)器 (FF)和查找表 (IUT)來衡量，更一般的衡量方式可以用設(shè)計(jì)所占用的等價(jià)邏輯門數(shù)來衡量。 “速度 ”指設(shè)計(jì)在芯片上穩(wěn)定運(yùn)行所能夠達(dá)到的最高頻率，這個(gè)頻率由設(shè)計(jì)的時(shí)序狀況決定，和設(shè)計(jì)滿足的時(shí)鐘周期， PADto PAD Time, Clock Setup Time, Clock Hold Time, ClocktoOutput Delay 等眾多時(shí)序特征量密切相關(guān)。面積 (area)和速度 (speed)這兩個(gè)指標(biāo)貫穿著 FPGA 設(shè)計(jì)的始終，是設(shè)計(jì)質(zhì)量 7 評(píng)價(jià)的終極標(biāo)準(zhǔn)。關(guān)于面積和速度的兩個(gè)最基本的概念：面積與速度的平衡和面積與速度的互換。 面積和速度是一對(duì)對(duì)立統(tǒng)一的矛盾體。要求一個(gè)設(shè)計(jì)同時(shí)具備設(shè)計(jì)面積最小，運(yùn)行頻率最高是不現(xiàn)實(shí)的。更科學(xué)的設(shè)計(jì)目標(biāo)應(yīng)該是在滿足設(shè)計(jì)時(shí)序要求 (包含對(duì)設(shè)計(jì)頻率的要求 )的前提下，占用最小的芯片面積?；蛘咴谒?guī)定的面積下，使設(shè)計(jì)的時(shí)序余量更大，頻率跑得更高。這兩種目標(biāo)充分體現(xiàn)了面積 和速度的平衡的思想。關(guān)于面積和速度的要求，不應(yīng)該簡(jiǎn)單地理解為工程師水平的提高和設(shè)計(jì)完美性的追求，而應(yīng)該認(rèn)識(shí)到它們是和產(chǎn)品的質(zhì)量和成本直接相關(guān)的。如果設(shè)計(jì)的時(shí)序余量比較大，跑的頻率比較高，意味著設(shè)計(jì)的健壯性更強(qiáng)，整個(gè)系統(tǒng)的質(zhì)量更有保證；另一方面，設(shè)計(jì)所消耗的面積更小，則意味著在單位芯片上實(shí)現(xiàn)的功能模塊更多，需要的芯片數(shù)量更少，整個(gè)系統(tǒng)的成本也隨之大幅度削減。作為矛盾的兩個(gè)組成部分，面積和速度的地位是不一樣的。相比之下，滿足時(shí)序、工作頻率的要求更重要一些，當(dāng)兩者沖突時(shí)，采用速度優(yōu)先的準(zhǔn)則。 面積和速度的互換是 FPGA 設(shè)計(jì)的一個(gè)重要思想。從理論上講，一個(gè)設(shè)計(jì)如果時(shí)序余量較大，所能跑的頻率遠(yuǎn)遠(yuǎn)高于設(shè)計(jì)要求，那么就能通過功能模塊復(fù)用減少整個(gè)設(shè)計(jì)消耗的芯片面積，這就是用速度的優(yōu)勢(shì)換面積的節(jié)約；反之，如果一個(gè)設(shè)計(jì)的時(shí)序要求很高，普通方法達(dá)不到設(shè)計(jì)頻率，那么一般可以通過將數(shù)據(jù)流串并轉(zhuǎn)換，并行復(fù)制多個(gè)操作模塊，對(duì)整個(gè)設(shè)計(jì)采取 “串并轉(zhuǎn)換 ”的思想進(jìn)行運(yùn)作，在芯片輸出模塊再在對(duì)數(shù)據(jù)進(jìn)行 “并串轉(zhuǎn)換 ”，是從宏觀上看整個(gè)芯片滿足了處理速度的要求，這相當(dāng)于用面積復(fù)制換速度提高。 舉一個(gè)例子。假設(shè)數(shù)字信號(hào)處理系統(tǒng)輸入數(shù)據(jù)流的速率是 350Mb/s，而在 FPGA 上設(shè)計(jì)的數(shù)據(jù)處理模塊的處理速度最大為 150Mb/s，由于處理模塊的數(shù)據(jù)吞吐量滿足不了要求，看起來直接在FPGA 上實(shí)現(xiàn)是不可能的。這種情況下，就應(yīng)該利用 “面積換速度 ”的思想，至少?gòu)?fù)制成 3 個(gè)處理模塊，首先將輸入數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換，然后利用這三個(gè)模塊并行處理分配的數(shù)據(jù)，然后將處理結(jié)果 “并串變換 ”，就完成數(shù)據(jù)速率的要求。我們?cè)谡麄€(gè)處理模塊的兩端看，數(shù)據(jù)速率是 350Mb/s，而在 FPGA 的內(nèi)部看，每個(gè)子模塊處理的數(shù)據(jù)速率是 150Mb/s，其實(shí)整個(gè)數(shù)據(jù)的吞吐量的保障是依賴于 3 個(gè)子模塊并行處理完成的，也就 是說利用了占用更多的芯片面積，實(shí)現(xiàn)了高速處理，通過 “面積的復(fù)制換取處理速度的提高 ”的思想實(shí)現(xiàn)了設(shè)計(jì)。 FPGA是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線 8 （ Interconnect）三個(gè)部分。 FPGA 的基本特點(diǎn)主要有： （ 1）采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 （ 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 （ 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 目前 FPGA 的品種很多，有 XILINX 的 XC 系列、 TI 公司的 TPC 系列、 ALTERA 公司的 FIEX系列等。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時(shí)， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進(jìn)入工作狀態(tài)。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能 夠反復(fù)使用。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此， FPGA 的使用非常靈活。 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM 編程多片 FPGA；串行模式可以采用串行 PROM 編程 FPGA；外設(shè)模式可以將 FPGA作為微處理器的外設(shè)，由微處理器對(duì)其編程。 Verilog HDL 是一種硬件描述語(yǔ)言，用于 從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。 Verilog HDL 語(yǔ)言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語(yǔ)言。此外， Verilog HDL 語(yǔ)言提供了編程語(yǔ)言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。 Verilog HDL 語(yǔ)言不僅定義了語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。因此，用這種語(yǔ)言編寫的模型能夠使用 Verilog 仿真器進(jìn)行驗(yàn)證。語(yǔ)言從 C 編程語(yǔ)言中繼承了多種操作符和結(jié)構(gòu)。 Verilog HDL 提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。但是， Verilog HDL語(yǔ)言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)大多數(shù)建模應(yīng)用來說已經(jīng)足夠。當(dāng)然 ,完整的硬件描述 9 語(yǔ)言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。 歷史 Verilog HDL 語(yǔ)言最初是于 1983 年由 Gateway Design Automation 公司為其模擬器產(chǎn)品開發(fā)的硬件建模語(yǔ)言。那時(shí)它只是一種專用語(yǔ)言。由于他們的模擬、仿真器產(chǎn)品的廣泛使用， Verilog HDL 作為一種便于使用且實(shí)用的語(yǔ)言逐漸為眾多設(shè)計(jì)者所接受。在一次努力增加語(yǔ)言普及性的活動(dòng)中，Verilog HDL 語(yǔ)言于 1990 年被推向公眾領(lǐng)域。 Open Verilog International （ OVI）是促進(jìn) Verilog發(fā)展的國(guó)際性組織。 1992 年， OVI 決定致力于推廣 Verilog OVI 標(biāo)準(zhǔn)成為 IEEE 標(biāo)準(zhǔn)。這一努力最后獲得成功， Verilog 語(yǔ)言于 1995 年成為 IEEE 標(biāo)準(zhǔn)，稱為 IEEE Std 1364－ 1995。完整的標(biāo)準(zhǔn)在 Verilog 硬件描述語(yǔ)言參考手冊(cè)中有詳細(xì)描述。 主要能力 下面列出的是 Verilog 硬件描述語(yǔ)言的主要能力：基本邏輯門，例如 and、 or 和 nand 等都內(nèi)置在語(yǔ)言中。 * 用戶定義原語(yǔ)（ UDP）創(chuàng)建的靈活性。用戶定義的原語(yǔ)既可以是組合邏輯原語(yǔ)，也可以是時(shí)序邏輯原語(yǔ)。 * 開關(guān)級(jí)基本結(jié)構(gòu)模型，例如 pmos 和 nmos 等也被內(nèi)置在語(yǔ)言中。 * 提供顯式語(yǔ)言結(jié)構(gòu)指定設(shè)計(jì)中的端口到端口的時(shí)延及路徑時(shí)延和設(shè)計(jì)的時(shí)序檢查。 * 可采用三種不同方式或混合方式 對(duì)設(shè)計(jì)建模。這些方式包括：行為描述方式 —使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 —使用連續(xù)賦值語(yǔ)句方式建模；結(jié)構(gòu)化方式 —使用門和模塊實(shí)例語(yǔ)句描述建模 * Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲(chǔ)元件。 * 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。 * 設(shè)計(jì)的規(guī)?？梢允侨我獾模徽Z(yǔ)言不對(duì)設(shè)計(jì)的規(guī)模（大?。┦┘尤魏蜗拗啤? * Verilog HDL 不再是某些公司的專有語(yǔ)言而是 IEEE 標(biāo)準(zhǔn)。 * 人和機(jī)器都可閱讀 Verilog 語(yǔ)言，因此它可作為 EDA 的工具和設(shè)計(jì)者之間的交互語(yǔ)言。 * Verilog HDL 語(yǔ)言的描述能力能夠通過使用編程語(yǔ)言接口（ PLI）機(jī)制進(jìn)一步擴(kuò)展。 PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設(shè)計(jì)者與模擬器交互的例程集合。 * 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開關(guān)級(jí)、門級(jí)、寄存器傳送級(jí)（ RTL）到算法級(jí)，包括進(jìn)程和隊(duì)列級(jí)。 * 能夠使用內(nèi)置開關(guān)級(jí)原語(yǔ)在開關(guān)級(jí)對(duì)設(shè)計(jì)完整建模。 * 同一語(yǔ)言可用于生成模擬激勵(lì)和指定測(cè)試的驗(yàn)證約束條件，例如輸入值的指定。 10 * Verilog HDL 能夠監(jiān)控模擬驗(yàn)證的 執(zhí)行，即模擬驗(yàn)證執(zhí)行過程中設(shè)計(jì)的值能夠被監(jiān)控和顯示。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報(bào)告消息。 * 在行為級(jí)描述中， Verilog HDL 不僅能夠在 RTL 級(jí)上進(jìn)行設(shè)計(jì)描述，而且能夠在體系結(jié)構(gòu)級(jí)描述及其算法級(jí)行為上進(jìn)行設(shè)計(jì)描述。 * 能夠使用門和模塊實(shí)例化語(yǔ)句在結(jié)構(gòu)級(jí)進(jìn)行結(jié)構(gòu)描述。 * Verilog HDL 的混合方式建模能力，即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在不同設(shè)計(jì)層次上建模。 * Verilog HDL 還具有內(nèi)置邏輯函數(shù)，例如 amp。（按位與）和 |（按位或）。 * 對(duì)高級(jí)編程語(yǔ)言結(jié)構(gòu)，例如 條件語(yǔ)句、情況語(yǔ)句和循環(huán)語(yǔ)句，語(yǔ)言中都可以使用。 * 可以顯式地對(duì)并發(fā)和定時(shí)進(jìn)行建模。 * 提供強(qiáng)有力的文件讀寫能力。 * 語(yǔ)言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊(duì)列上的事件順序在標(biāo)準(zhǔn)中沒有定義。 DSP 簡(jiǎn)介 今天， DSP 廣泛應(yīng)用于現(xiàn)代技術(shù)中，它已是許多