【正文】 lder 使用同步設(shè)計(jì)規(guī)則將Simulink 設(shè)計(jì)轉(zhuǎn)換成硬件設(shè)計(jì)，在 DSP Builder 中，所有的時(shí)許模塊（如 Delay模塊）都是以單一時(shí)鐘上升沿工作，這個(gè)時(shí)鐘頻率為整個(gè)系統(tǒng)的采樣頻率。 值得注意的是，在 Simulink 中的失序模塊時(shí)鐘引腳是不顯示的，但是當(dāng)該模塊通過(guò)DSP Builder 轉(zhuǎn)換為 VHDL 語(yǔ)言后，將會(huì)在這些時(shí)序模塊上自動(dòng)加上時(shí)鐘引腳，默認(rèn)的時(shí)鐘引腳為 clock，默認(rèn)的低電平復(fù)位引腳名稱(chēng)為 aclr。 如果設(shè)計(jì)中包 含了 PLL 和分頻模塊， DSP Builder 模塊將根據(jù) PLL 或分頻模塊輸出時(shí)鐘組中的某一時(shí)鐘的上升沿工作，相應(yīng)的系統(tǒng)就成俄日多時(shí)鐘系統(tǒng)。 DSP Builder 模塊可以利用多個(gè) Simulink 采樣周期運(yùn)行。時(shí)鐘域可以在 DSP Builder 的模塊資源中進(jìn)行設(shè)定。時(shí)鐘域也可以在 DSP Builder 的速率變更模塊（如Tsamp） 資源中進(jìn)行規(guī)定。 當(dāng)利用多個(gè)采樣周期時(shí) ， DSP Builder 必須將每個(gè)采樣周期與實(shí)際時(shí)鐘域聯(lián)系，所以 DSP Builder 模塊必須包含 DSP Builder 速率變更模塊（頂層的 PLL 或Clock_Derived） 。 （ 3） 時(shí)序關(guān)系對(duì)比 在 DSP Builder 和 Simulink 中驚醒仿真的方法，時(shí)序模型，驅(qū)動(dòng)和輸出之間的存在關(guān)系對(duì)比。 4 基于 FPGA 的 FIR 低通 濾波器設(shè)計(jì) 設(shè)計(jì) 方案 圖 濾波器設(shè)計(jì)流程圖 FIR 低通濾波器 參數(shù)為： 系統(tǒng)頻率為 50MHz,通帶截止頻率 Fpass 為 1MHz，阻帶截止頻率 Fstop 為 4MHz，通帶最大衰減 Apass 為 1dB,阻帶最小衰減 Astop為 30dB. FDATool濾波器設(shè)計(jì) MATLAB 集成了一套功能強(qiáng)大的濾波器設(shè)計(jì)工具 FDATool，可以完成多種濾波器的設(shè)計(jì)、分析和性能評(píng)估。 利用 MATLAB 工具箱濾波器設(shè)計(jì)工具設(shè)計(jì)濾波器， FDATool 初始界面如圖 所示， 濾波器 參數(shù)確定 利用MATLAB 工具箱設(shè)計(jì)濾波器 濾波器 系數(shù)確定并量化 DSP Builder設(shè)計(jì)工具中 濾波器模塊 乘加子系統(tǒng)的搭建 DSP Builder設(shè)計(jì)工具中 濾波器模塊 MATLAB 工具箱中的 濾波器模塊 FIR 濾波器模型的建立 圖 FDATool 初始界面 根據(jù)給出濾波器設(shè)計(jì)要求，修改參數(shù)。 濾波器類(lèi)型選擇 FIR，系統(tǒng)頻率 Fs 修改為 50MHz，通帶截止頻率 Fpass 修改為 1MHz，阻帶截止頻率 Fstop 修改為 4MHz，通帶最大衰減 Apass 修改為 1dB，阻帶最小衰減 Astop 修改為 30dB。參數(shù)設(shè)置完成后，自動(dòng) 完成濾波器的設(shè)計(jì)，并給出濾波器幅頻響應(yīng)圖，如圖 所示。 圖 濾波器設(shè)計(jì)圖 FPGA 定點(diǎn)數(shù) 的確定 濾波器設(shè)計(jì)完全后，首先導(dǎo)出以雙精度形式給出的濾波器系數(shù)， 而根據(jù) DSP Builder 設(shè)計(jì)規(guī)則中的位寬設(shè)計(jì)規(guī)則，雙精度數(shù)對(duì) FPGA 是不可行的，所以需要將雙精度浮點(diǎn)數(shù)轉(zhuǎn)換成 FPGA 中的定點(diǎn)數(shù)。 導(dǎo)出系數(shù)文件 濾波器設(shè)計(jì)完成后， 設(shè)置導(dǎo)出系數(shù)文件的格式與數(shù)據(jù)類(lèi)型， 導(dǎo)出窗口如圖 所示， 圖 導(dǎo)出系數(shù)文件格式和數(shù)據(jù)類(lèi)型 導(dǎo)出并 自動(dòng)打開(kāi)系數(shù)文件。默認(rèn)情況下，系數(shù)是以雙精度形式給出，得到 的系數(shù)如圖 所示。 圖 濾波器雙精度系數(shù) FPGA 定點(diǎn)數(shù)轉(zhuǎn)換 根據(jù) DSP Builder 的位寬設(shè)計(jì)規(guī)則：在 Simulink 中，所有數(shù)據(jù)是利用雙精度（ double）來(lái)表示的，它是 64 位二進(jìn)制的補(bǔ)碼浮點(diǎn)數(shù)，而雙精度數(shù)對(duì) FPGA 是不可行的。所以需要將 Simulink 中雙精度浮點(diǎn)數(shù)轉(zhuǎn)換成 FPGA 中的 定點(diǎn)數(shù)。 在 MATLAB 中編程進(jìn)行處理，輸入如圖 所示。 圖 雙精度系數(shù)轉(zhuǎn)換定點(diǎn)數(shù) 最終得到處理后的濾波器系數(shù) 如圖 所示。 圖 定點(diǎn)數(shù)濾波器系數(shù) FIR 濾波器模型 的建立 在 Simulink 中建立 一 模型。利用 MATLAB 中自帶的濾波器模塊與 DSP Builder 中所包含的 FPGA 模塊構(gòu)建 FIR 數(shù)字濾波 器。 乘加子系統(tǒng) 的搭建 添加 5 個(gè) Altera DSP Builder Blockset 文件夾中， Arithmetic 庫(kù)中的 Multiply Add 模塊 。 圖 Multiply Add 模塊 其中，第一個(gè) Multiply Add 模塊 參數(shù)設(shè)置如 圖 和 所示 ： 圖 Multiply Add 模塊 參數(shù)設(shè)置（ Main 選項(xiàng)卡） 圖 Multiply Add 模塊 參數(shù)設(shè)置（ Optional Ports and Settings 選項(xiàng)卡） 其余 4 個(gè) Multiply Add 模塊 中的常數(shù)值（ Constant Values）選項(xiàng)分別對(duì)應(yīng) 節(jié)中所得到的 FIR 濾波器系數(shù)。分別為： 【 50 63 75 85】【 93 97 97 93】 【 85 75 63 50】【 37 27 24 6】 添加 Altera DSP Builder Blockset 文件夾中， Arithmetic 庫(kù)中的 Parallel Adder Subtractor 模塊， 圖 Parallel Adder Subtractor 模塊 參數(shù)設(shè)置如圖 所示。 圖 Parallel Adder Subtractor 模塊參數(shù)設(shè)置 將各模塊進(jìn)行連線，并選中所有模塊，創(chuàng)建乘加子系統(tǒng) ，如圖 所示 。 圖 創(chuàng)建子系統(tǒng) 圖 乘加子系統(tǒng) 該子系統(tǒng)中每個(gè)乘加模塊輸入位寬為 34，由于每?jī)蓚€(gè)乘加模塊輸出求和需要進(jìn)行擴(kuò)位，所以子系統(tǒng)的輸出位寬為 38 位。 濾波器 模塊 的添加和 模塊參數(shù) 設(shè)置 （ 1） 加入正弦信號(hào)產(chǎn)生模塊 添加 2 個(gè) Simulink 文件夾中， Sources 庫(kù)中的 Sine Wave 模塊， 圖 Sine Wave 模塊 圖 Sine Wave1 模塊 參數(shù)設(shè)置 圖 Sine Wave2 模塊 參數(shù)設(shè)置 分別設(shè)置兩個(gè)正弦波模塊參數(shù)， 如圖 和 所示。 分別產(chǎn)生頻率為 500KHz與 5MHz 的正弦波。 （ 2） 加入 Add 模塊 添加 Simulink 文件夾中， Math Operations 庫(kù)中的 Add 模塊， 圖 Add 模塊 采用默認(rèn)參數(shù)設(shè)置。 （ 3）加入 Input 與 Output 模塊 添加 Altera DSP Builder Blockset 文件夾中， IOamp。Bus 庫(kù)中的 Input 與 Output 模塊， 圖 Input 與 Output 模塊 圖 Input 模塊 參數(shù)設(shè)置 設(shè)置有符號(hào)整數(shù)均為 16 位，如圖 所示。 （ 4） 加入 Shift Taps 模塊 添加 Altera DSP Builder Blockset 文件夾中， Storage 庫(kù)中的 Shift Taps 模塊， 圖 Shift Taps 模塊 圖 Shift Taps 模塊 參數(shù) 設(shè)置 設(shè)置參數(shù) Number of Taps 為 20， Distance Between Taps 為 1，如圖 所示。 （ 5）加入 Bus Conversion 模塊 添加 Altera DSP Builder Blockset 文件夾中， IOamp。Bus 庫(kù)中的 Bus Conversion 模塊， 圖 Bus Conversion 模塊 圖 Bus Conversion 模塊 參數(shù)設(shè)置 其中輸入位寬的設(shè)置與圖 所示的乘加子系統(tǒng)輸出匹配，即位寬為 38。由于在 節(jié)中將雙精度系數(shù)轉(zhuǎn)換為定點(diǎn)數(shù)時(shí)乘以 1024，所以這里需要將濾波器結(jié)果除以 1024，即截掉低 10 位，如圖 所示。 （ 6） 加入 clock 模塊 添加 Altera DSP Builder Blockset 文件夾中， AltLab 庫(kù)中的 clock 模塊， 圖 clock 模塊 圖 clock 模塊 參數(shù)設(shè)置 設(shè)置 RealWorld Clock Period 為 20ns,Simulink Sample Time 為 2e8，如圖 所示。 （ 7）加入 Signal Compiler 模塊 添加 Altera DSP Builder Blockset 文件夾中， AltLab 庫(kù)中的 Signal Compiler 模塊， 圖 Signal Compiler 模塊 采用默認(rèn)參數(shù)設(shè)置。 （ 8）加入 Scope 模塊 添加 Simulink 文件夾中， Sinka 庫(kù)中的 Scope 模塊， 圖 Scope 模塊