【正文】 ss。end a。程序中的前三句是庫和包集合說明，語句IEEE是程序中要用到的庫。從語句“ENTITY add121616 IS”開始到“END add121616”為止是實(shí)體說明語句，在add121616模塊功能的實(shí)體說明程序段中定義了4個(gè)端口， 4個(gè)端口中包含1個(gè)時(shí)鐘信號(hào)，2個(gè)信號(hào)輸入端口，1個(gè)信號(hào)輸出端口。add_1是輸入信號(hào)Din1的寬度，shift_2是輸入信號(hào)Din2的寬度，add_3是輸出信號(hào)Dout的寬度；3個(gè)參數(shù)的數(shù)據(jù)類型均為整數(shù)類型，后面的數(shù)據(jù)是對(duì)參數(shù)賦予的值，改變這個(gè)值就修改了參數(shù)。從語句“ARCHITECTURE a OF add121616 IS”到“END a”是對(duì)構(gòu)造體的描述，它對(duì)模塊內(nèi)部的功能進(jìn)行了說明。當(dāng)?shù)竭_(dá)時(shí)鐘上升沿時(shí)，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果，仿真結(jié)果完全符合設(shè)計(jì)要求。從資源和速度考慮，常系數(shù)乘法運(yùn)算可用移位相加來實(shí)現(xiàn)。將常系數(shù)分解成幾個(gè)2的冪的和形式。下例為乘18電路設(shè)計(jì)，算法：18=16+2，實(shí)現(xiàn)輸入帶符號(hào)數(shù)據(jù)與固定數(shù)據(jù)兩個(gè)二進(jìn)制數(shù)的乘法運(yùn)算。當(dāng)?shù)竭_(dá)時(shí)鐘上升沿時(shí)，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果。此模塊程序如下：LIBRARY ieee。USE 。USE 。ENTITY mult18 isGENERIC ( mult_1:=8。 mult_2:=12。 mult_3:=9。 mult_4:=12)。 PORT( clk : IN STD_LOGIC。 Din : IN SIGNED (mult_1 DOWNTO 0)。 Dout : OUT SIGNED (mult_2 DOWNTO 0))。END mult18。ARCHITECTURE a OF mult18 ISSIGNAL s1 : SIGNED (mult_1 DOWNTO 0)。SIGNAL s2 : SIGNED (mult_3 DOWNTO 0)。SIGNAL s3 : SIGNED (mult_4 DOWNTO 0)。BEGINP1:process(Din)BEGINs1(mult_1 DOWNTO 4)=Din。s1( 3 DOWNTO 0)=0000。s2(mult_3 DOWNTO 1)=Din。s2(0)=39。039。if Din(8)=39。039。 then s3=(39。039。amp。s1(mult_4 downto 1))+(0000amp。s2(mult_3 DOWNTO 1))。else s3=(39。139。amp。s1(mult_4 downto 1))+(1111amp。s2(mult_3 DOWNTO 1))。end if。end process。P2: PROCESS(clk)BEGINif clk39。event and clk=39。139。 thenDout=s3。end if。END PROCESS。END a。程序中的前三句是庫和包集合說明，語句IEEE是程序中要用到的庫。從語句“ENTITY mult18 IS”開始到“END mult18”為止是實(shí)體說明語句，在mult18模塊功能的實(shí)體說明程序段中定義了3個(gè)端口， 3個(gè)端口中包含1個(gè)時(shí)鐘信號(hào)，1個(gè)信號(hào)輸入端口，1個(gè)信號(hào)輸出端口。Mult_1是輸入信號(hào)Din的寬度，mult_2是輸出信號(hào)Dout的寬度， 2個(gè)參數(shù)的數(shù)據(jù)類型均為整數(shù)類型，后面的數(shù)據(jù)是對(duì)參數(shù)賦予的值，改變這個(gè)值就修改了參數(shù)。從語句“ARCHITECTURE a OF f_mult18 IS”到“END a”是對(duì)構(gòu)造體的描述，它對(duì)模塊內(nèi)部的功能進(jìn)行了說明。本模塊實(shí)現(xiàn)輸入帶符號(hào)數(shù)據(jù)與固定數(shù)據(jù)兩個(gè)二進(jìn)制數(shù)的乘法運(yùn)算。當(dāng)?shù)竭_(dá)時(shí)鐘上升沿時(shí)，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果，仿真結(jié)果完全符合設(shè)計(jì)要求。 FIR濾波器整體電路1）設(shè)定輸入信號(hào)根據(jù)設(shè)計(jì)要求，輸入信號(hào)范圍是：[177。99，0，0，0， 177。70，0，0，0， 177。99，0，0，0， 177。70，…]我們?nèi)我庠O(shè)定輸入信號(hào)為：X＝[99，0，0，0，70，0，0，0，99，0，0，0，70，0，0，0，99，0，0，0，70，0，0，0，99，0，0，0，70，0，0，0]2）輸出信號(hào)理論值由FIR數(shù)字濾波器的公式。 FIR濾波器整體電路仿真波形仿真結(jié)果與輸出信號(hào)理論值的比較如下：輸出結(jié)果y[n]理論值仿真結(jié)果MATLAB卷積值/512經(jīng)仿真器仿真342551343541207172615824y[0]37y[1]24y[2]8y[3]15y[4]24y[5]15y[6]8y[7]24y[8]37y[9]24y[10]8y[11]15y[12]24y[13]15y[14]8y[15]24y[16]37y[17]24由上面仿真波形可以讀出結(jié)果經(jīng)比較，仿真結(jié)果與輸出信號(hào)理論值完全吻合。且波形基本沒有毛刺，設(shè)計(jì)完全符合設(shè)計(jì)要求。 本章小結(jié)FIR濾波器的功能模塊的劃分，描述了各個(gè)功能模塊的具體設(shè)計(jì)，并給出其仿真波形。通過QuartusⅡ的仿真驗(yàn)證，可以得到以下結(jié)論：(1) 采用8輸入查找表進(jìn)行分布式算法,設(shè)計(jì)了一個(gè)輸入8位，輸出8位的256階線性相位FIR濾波器，簡(jiǎn)化了傳統(tǒng)的MAC設(shè)計(jì)。(2) 各模塊參數(shù)獨(dú)立于濾波器的結(jié)構(gòu)，有較強(qiáng)的通用性，適于模塊化設(shè)計(jì)。(3) 利用VHDL設(shè)計(jì)，可重復(fù)配置FPGA，系統(tǒng)易于維護(hù)和擴(kuò)展。5結(jié)論 隨著科學(xué)技術(shù)的發(fā)展，以FPGA為代表的新型可編程邏輯器件，具有靈活性、高速、高可靠性的特點(diǎn)，采用FPGA來實(shí)現(xiàn)FIR濾波器具有一定的先進(jìn)性。FPGA的DSP解決方案為數(shù)字信號(hào)處理開創(chuàng)了新的領(lǐng)域，使得構(gòu)造的數(shù)字信號(hào)處理系統(tǒng)能夠保持基于軟件解決方案的靈活性又能接近ASIC的性能，為設(shè)計(jì)人員開辟了廣闊、自由的發(fā)展空間，具有很好的應(yīng)用前景[1617]。本文的主要工作如下：(1) 闡述了選題背景、研究的目的和意義與國內(nèi)外研究狀況，以FIR濾波器的基本理論為依據(jù)，探討適應(yīng)工程實(shí)際的數(shù)字濾波器的設(shè)計(jì)方法。(2) 對(duì)分布式算法進(jìn)行了一些的討論，在闡述算法原理的基礎(chǔ)上，分析了利用FPGA特有的查找表結(jié)構(gòu)完成這一運(yùn)算的方法，解決了常系數(shù)乘法運(yùn)算硬件實(shí)現(xiàn)問題。(3) 設(shè)計(jì)了一個(gè)FIR低通濾波器,說明FIR數(shù)字濾波器的具體實(shí)現(xiàn)方法，采用模塊化、參數(shù)化的設(shè)計(jì)思想，對(duì)整個(gè)FIR濾波器的功能模塊進(jìn)行了劃分，以及各個(gè)功能模塊的具體設(shè)計(jì)與波形仿真。本文的主要結(jié)論如下：(1) 數(shù)字濾波器具有穩(wěn)定性好、精度高、工作頻率范圍廣、體積小、功耗低等的優(yōu)點(diǎn)，有限沖激響應(yīng)（FIR）數(shù)字濾波器因其具有嚴(yán)格的線性相位特性而得到廣泛應(yīng)用。(2) 分布式算法是實(shí)現(xiàn)常系數(shù)乘累加運(yùn)算的高效方法，利用FPGA的查找表結(jié)構(gòu)，能綜合考慮系統(tǒng)的運(yùn)行速度的要求。(3) 可編程門陣列發(fā)展日新月異，除了運(yùn)行速度大大提高，采用嵌入式處理器核(如aletar的nios軟核和ARM硬核)，高達(dá)10M字節(jié)的片上存儲(chǔ)器，千兆位級(jí)的串行收發(fā)器、硬連線的乘法器(如Viertxll嵌入的18位乘法器能提供高達(dá)六千億次的乘法累加次數(shù))等。通過在大規(guī)?？删幊唐骷星度敫咝阅芴幚砥鳌⒋鎯?chǔ)器和高速FO，F(xiàn)PGA很快就進(jìn)化為可編程系統(tǒng)器件。本人認(rèn)真進(jìn)行了本課題的研究并完成了本論文，由于時(shí)間和水平有限，沒有制作出實(shí)際電路來進(jìn)行濾波效果測(cè)試，而且論文中可能出現(xiàn)錯(cuò)誤和不足之處，敬請(qǐng)大家批評(píng)指正。參考文獻(xiàn)[1] 李文剛. 基于FPGA的高速高階FIR濾波器設(shè)計(jì)[D]. 電子科技大學(xué)碩士學(xué)位論文，2005.[2] 李彬. FIR數(shù)字濾波器的FPGA實(shí)現(xiàn)技術(shù)研究[D]. 西南交通大學(xué)碩士學(xué)位論文，2007.[3] 武曉春. FIR數(shù)字濾波器的MATLAB設(shè)計(jì) [J]. 甘肅科技縱橫, 2005，34(1): 21－22.[4] 雷學(xué)堂, 徐火希. 基于MATLAB的FIR數(shù)字高通濾波器分析和