【正文】 D開發(fā)軟件，支持原理圖、 VHDL、 VerilogHDL以 及 AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整 PLD設(shè)計流程。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。對第三方 EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方 EDA工具。 Maxplus II 作為 Altera的上一代 PLD設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。 Altera在 Quartus II 中包含了許多諸如 SignalTap II、 Chip Editor和 RTL Viewer的設(shè)計輔助工具，集成了 SOPC和HardCopy設(shè)計流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。 Quartus II 軟件設(shè)計流程 圖 Quartus II軟件設(shè)計流程圖 （ 1）設(shè)計輸入：可以采用原理圖輸入、 HDL語言描述、 EDIF網(wǎng)表輸入及波形輸入設(shè)計輸入 編寫程序 編譯 編譯 仿真與定時分析 系統(tǒng)測試 修改設(shè)計 畢業(yè)設(shè)計（論文） 13 等幾種方式。然后根據(jù)設(shè)定的參數(shù)和策略對設(shè)計項目進行網(wǎng)表提取、邏輯綜合和器件適配，并產(chǎn)生報告文件、延時信息文件及編程文件，供分析仿真和編程使用。 （ 4）編程與驗 證：用經(jīng)過仿真確認后的編程文件通過編程器（ Programmer）將設(shè)計下載到實際芯片中，最后測試芯片在系統(tǒng)中的實際運行性能。 程序模塊設(shè)計 VHDL 采用的是自頂向下的設(shè)計方式，頂層模塊由 按鍵 和模式選擇模塊， 三選一模塊， 音頻轉(zhuǎn)化模塊 和 儲存模塊 ，顯示模塊 五 個模塊 主要模塊 組成 ，其中存儲模塊包括自動播放模塊和錄音模塊 。 各模塊的程序詳細見附錄 C。 圖 按鍵掃描與模式控制 模式 （ 1） Clk引腳外接 25MHZ 時鐘 頻率； （ 2） Keyin 引腳外接 8 個按鍵（ S1… S8） 。 第一個數(shù)碼管顯示為 3。 自 動播放模塊 自動播放模塊如下圖 所示： 圖 自動播放 模塊軟件框圖 （ 1） CLK 接 25MHZ 時鐘頻率 。 （ 3） ROM 中存放自動播放的歌曲，其 文件存放的歌曲如表 所示 。 表 文件中存放的歌曲 ： Addr 0000 0001 0010 0011 0100 0101 0110 0111 8 0 0 0 0 0 0 3 5 16 30 5 5 5 3 6 6 7 24 8 30 8 6 8 6 5 5 32 5 5 3 5 30 5 5 5 40 3 6 6 7 6 0 6 6 48 5 8 8 8 8 30 8 6 56 8 6 9 9 9 9 12 12 64 30 12 12 12 30 12 10 9 72 8 8 6 6 6 8 6 8 80 9 9 30 9 8 9 8 10 88 9 9 9 9 10 10 30 10 96 30 10 9 9 8 8 30 8 104 9 8 6 5 5 5 0 5 112 6 5 9 10 8 0 0 0 120 128 （ 5） ROM 中的音符是根據(jù)歌曲 《童年》 編寫過來 的，歌曲 見 附錄 B所示 。 （ 2） 實現(xiàn)的功能有： ①當(dāng) INCON=0 時 (手動彈奏模式 ) YINFU=YINFU1。 ③當(dāng) INCON=2 時（錄音播放模式） YINFU=YINFU2。 畢業(yè)設(shè)計（論文） 18 圖 三選一模塊 軟件 音符轉(zhuǎn)換為頻率模塊 圖 音符轉(zhuǎn)換為頻率模塊 此模塊用于將音符轉(zhuǎn)換成與音符對應(yīng)的頻率值輸出 。（ 131 是頻率的四舍五入值） 。 表 436 音符頻率對照表 音調(diào) C D E F G A B 唱名 1 2 3 4 5 6 7 低音 131 147 165 175 196 221 248 中音 262 294 330 350 393 441 496 高音 525 589 661 700 786 882 990 根據(jù)組成樂曲的每個音符的發(fā)音頻率值及其持續(xù)的時間是樂曲能連續(xù)演奏所需的 2 個基本要素，首先讓我們來了解音符與頻率的關(guān)系。在 2 個八度音之間，又可分為 12 個半音，每 2 個半音的頻率比為 212 。由此可以計算出簡譜 中從低音 1 至高音 1 之間每個音符的頻率， 產(chǎn)生各音符所需的頻率可用分頻器實現(xiàn)，由于各音符對應(yīng)的頻率多為非整數(shù)，而分頻系數(shù)又不能為小數(shù)，故必須將計算得到的分頻數(shù)四舍五入取整。畢業(yè)設(shè)計（論文） 19 實際的設(shè)計應(yīng)綜合考慮兩方面的因素，在盡量減小頻率誤差的前提 下取合適的時鐘頻率。 分頻模塊 圖 分頻模塊 分頻模塊 用于產(chǎn)生 8 個音符對應(yīng)當(dāng)頻率，因此需使用 8 個不同分頻數(shù)的分頻器。 表 給出了音符，頻率 的對應(yīng)關(guān)系 。 表 音符，頻率及分頻數(shù)對應(yīng)關(guān)系 音符 C(中央 ) D E F G A B C(高音 ) (簡譜 ) 1 2 3 4 5 6 7 1 頻率 （ Hz） 對25MHz晶振的分頻數(shù) 95555 85132 75843 71586 63776 56818 50620 47778 例如：中央 C 的頻率是 ，如果先將 25MHz 頻率降到 1MHz，再進行1000000/=3822（只取整數(shù)）次分頻，得到的將是 ，而直接進行25000000/＝ 95555 次分頻，則得到的是 ，可見，頻率更加準確，音響效果更好。 數(shù)碼管顯示模塊 此模塊用來顯示當(dāng)前處于何種模式下以及播放的音符代碼，第一個數(shù)碼管顯示輸入端 YANZHENG_A 的值，第八個數(shù)碼管用來顯示 YANZHENG_h 的值。 畢業(yè)設(shè)計（論文） 20 圖 數(shù)碼管顯示模塊 畢業(yè)設(shè)計（論文） 21 第 5 章 調(diào)試 系統(tǒng)調(diào)試 正確的調(diào)試 系統(tǒng)才能使各模塊電路正常工作，實現(xiàn)高穩(wěn)定性的功能 。 分配 引腳后將程序下載到目標 FPGA 芯片 cyclone系列的 EP1C3T100C8 上，通過設(shè)置不同的工作模式，測試手動演奏，錄音， 錄音 回放和自動演奏各個功能，都能正常完成，且有較好音質(zhì)。 調(diào)試步驟與現(xiàn)象 調(diào)試步驟 現(xiàn)象 現(xiàn)象判斷 操作 蜂鳴器 左邊數(shù)碼管顯示播放模式 右邊數(shù)碼管顯示當(dāng)前播放音符值 正常 按下 S8 與 S7 無聲 0 0 按下 S1 鍵 發(fā)出中音 1 0 1 按下 S2 鍵 發(fā)出中音 2 0 2 按下 S3 鍵 發(fā)出中音 3 0 3 按下 S4 鍵 發(fā)出中音 4 0 4 按下 S5 鍵 發(fā)出中音 5 0 5 按下 S6 鍵 發(fā)出中音 6 0 6 按下 S7 鍵 發(fā)出中音 7 0 7 按下 S8 鍵 發(fā)出高音 1 0 A 按下 S8 與 S6 無聲 1 0 按下 S1 鍵 發(fā)出中音 1 1 1 按下 S2 鍵 發(fā)出中音 2 1 2 按下 S3 鍵 發(fā)出中音 3 1 3 按下 S4 鍵 發(fā)出 中音 4 1 4 按下 S5 鍵 發(fā)出中音 5 1 5 按下 S6 鍵 發(fā)出中音 6 1 6 按下 S7 鍵 發(fā)出中音 7 1 7 按下 S8 鍵 發(fā)出高音 1 1 A 畢業(yè)設(shè)計（論文） 22 按下 S8 與 S5 鍵 依次發(fā)出中音 1至高音 1 2 依次顯示 1， 2， 3， 4， 5， 6， 7， A 按下 S8 與 S4 鍵 播放歌曲 3 曲譜依次顯示 畢業(yè)設(shè)計（論文） 23 結(jié) 論 本課題基于 FPGA器件的多更能電子琴的設(shè)計， 基本 實現(xiàn)了所要實現(xiàn)的功能。我們采用的 FPGA器 件芯片是 Altera cyclone系列的 EP1C3T100CN8， 實現(xiàn)了手動彈奏，自動播放，彈奏時錄音并播放等功能。自動播放能存儲 256個音符。采用 25MHZ的內(nèi)部時鐘脈沖作為信號輸入，在各模塊起作用然后通過功能選擇模塊和分頻輸出模塊輸出到蜂鳴器發(fā)出應(yīng)有的音符。如果功能選擇是錄音模式，那么在數(shù)碼管上都會有顯示和反應(yīng)。 畢業(yè)設(shè)計（論文） 24 致 謝 在這一年就要過去的時候，畢業(yè)設(shè)計也基本到了尾聲了。 無論是生活還是學(xué)習(xí)上，導(dǎo)師給了我無微不至的關(guān)懷，在指導(dǎo)和幫助我學(xué)術(shù)進步上傾注了極大的心血。 在此，特向我的導(dǎo)師 和同學(xué) 表以衷心致謝。 從方案的設(shè)計，查資料，收集資料，查閱相關(guān)書籍和閱覽網(wǎng)絡(luò)上的資料，組織論文以及軟件程序編寫和設(shè)計，經(jīng)歷了一波又一波的困難，但是我在不斷攻克。 在本次設(shè)計的過程中，由于對知識的不理解，因此也遇到了很多的困難，雖然設(shè)計存在一些不足之處，但通過同學(xué)和老師的幫助，問題得 到了一步一步的解決，也讓我在課程設(shè)計的過程中學(xué)到了很多很多知識， 從中受益匪淺。這些對我以后的學(xué)習(xí)和工作都會有很大的幫助。 心存感謝，衷心謝謝那些幫助我成長的師長和同學(xué)。 USE 。 畢業(yè)設(shè)計（論文） 28 USE 。 clk:in std_logic。 YinFu:out std_logic_vector(4 downto 0))。 ********************************************************************** ARCHITECTURE a of anjiansaomiao is SIGNAL M:std_logic_vector(1 downto 0):=00。 CASE keyin IS WHEN 00000001=YinFu=00001。 S1 WHEN 00000010=YinFu=00010。 S2 WHEN 00000100=YinFu=00011。 WHEN 00001000=YinFu=00100。 WHEN 00010000=YinFu=00101。 WHEN 00100000=YinFu=00110。 WHEN 01000000=YinFu=00111。 WHEN 10000000=YinFu=01000。 WHEN 11000000=YinFu=00000。 WHEN 10100000=YinFu=00000。 WHEN 10010000=YinFu=00000。 WHEN 10001000=YinFu=00000。 when others =YinFu=00000。 end case。 end a。 USE 。 USE 。 INCON:in std_logic_vector(1 downto 0)。 address:OUT std_logic_vector(9 downto 0))。 ********************************************************************** ARCHITECTURE a of luyinCON is SIGNAL S:std_logic_vector(9 downto 0):=0000000000。 SIGNAL us:integer:=0。EVENT AND CLK=39。 THEN IF INCON=01 THEN WREN=39。 address=S。 if us=1202100 then us=0。 end if。 if INCON=00 THEN us=0。 M=0000000000。 end if。 S=0000000000。 address=M。 IF INCON=10 THEN WREN=39。 address=M。 if us=1202100 then us=0。 end if。 end if。 END a。 USE 。 USE 。 clock : IN STD_LOGIC 。 wren : IN STD_LOGIC 。 END RAM。 COMPONENT altsyncram GENERIC ( address_aclr_a : STRING。 init_file : STRING。 lpm_hint : STRING。 numwords_a : NATURAL。 outdata_aclr_a : STRING。 power_up_uninitialized : STRING。 width_a : NATURAL。 wrcontrol_aclr_a : STRING