【正文】 /D 轉(zhuǎn)換，之后 EOC 輸出信號(hào)變低，指示轉(zhuǎn)換正在進(jìn)行。當(dāng) OE 輸入高電平 時(shí)，輸出三態(tài)門打開，轉(zhuǎn)換結(jié)果的數(shù)字量輸出到數(shù)據(jù)總線上。數(shù)據(jù)傳送的關(guān)鍵問題是如何確認(rèn) A/D 轉(zhuǎn)換的完成，因?yàn)橹挥写_認(rèn)完成后，才能進(jìn)行傳送。 （ 1）定時(shí)傳送方式 對(duì)于一種 A/D 轉(zhuǎn)換器來說，轉(zhuǎn)換時(shí)間作為一項(xiàng)技術(shù)指標(biāo)是已知的和固定的?？蓳?jù)此設(shè)計(jì)一個(gè)延時(shí)子程序， A/D 轉(zhuǎn)換啟動(dòng)后即調(diào)用此子程序，延遲時(shí)間一到，轉(zhuǎn)換肯定已經(jīng)完成了，接著就可進(jìn)行數(shù)據(jù)傳送。因此可以用查詢方式，測(cè)試 EOC 的狀態(tài)，即可確認(rèn)轉(zhuǎn)換是否完成，并接著進(jìn)行數(shù)據(jù)傳送。 不管使用上述哪種方式，只要一旦確定轉(zhuǎn)換完成，即可通過指令進(jìn)行數(shù)據(jù)傳送。 ADC0809 的動(dòng)作大致分為 5 個(gè)步驟區(qū)間： S0， S1， S2， S3， S4。 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 18 BCD 碼 BCD 碼的介紹 8 位數(shù)字量 BD0~BD7 如何變成 3 位 BCD 碼？用 FPGA 實(shí)現(xiàn)乘除法是很耗資源的，因而，下面采用查表方法求取 BD0~BD7 與模擬輸入電壓 0~5v 的對(duì)應(yīng)關(guān)系。例如：從 AD0809 上 取得的數(shù)據(jù)位“ 11011110”，“ 1101”對(duì)應(yīng)的電壓值位 ,其對(duì)應(yīng)的 BCD 編碼為“ 010000010110”，“ 1110”對(duì)應(yīng)的電壓值為 ，其對(duì)應(yīng)的 BCD 編碼為“ 000000101000”。四位相加的結(jié)果為 0011，由于低位有進(jìn)位，因此最終結(jié)果為 0100,。 表中將 8 位數(shù)字量分為高 4 位 HB 和低 4 位 LB，這樣每個(gè) 4 位碼的 編程都是從0000~1111 的 16 組碼，由于 5V 被 8 位二進(jìn)制碼最大值除得到的結(jié)果是 ，即數(shù)字量每增大 1 對(duì)應(yīng)模擬電壓增大 。 解決的辦法是對(duì)二進(jìn)制加法運(yùn)算的結(jié)果采用 加 6 修正 ,這種修正稱為 BCD 調(diào)整。修正規(guī)則： (1)如果任何兩個(gè)對(duì)應(yīng)位 BCD 數(shù)相加的結(jié)果向高一位無進(jìn)位，若得到的結(jié)果小于或等于 9,則該不需修正 。 (2)如果任何兩個(gè)對(duì)應(yīng)位 BCD 數(shù)相加的結(jié)果向高一位有進(jìn)位時(shí) (即結(jié)果大于或等于 16),該位進(jìn)行加 6 修正 . (3)低位修正結(jié)果使高位大于 9 時(shí) ,高位進(jìn)行加 6 修正 從表中得到的模擬電壓值必須用 BCD 碼表示才能便于用 LED 數(shù)碼管顯示。對(duì)于某些系統(tǒng)輸出的的數(shù)據(jù)，應(yīng)用掃描式譯碼顯示，可使電路大為 簡(jiǎn)化。 （ 1）譯碼、顯示電路可以采用動(dòng)態(tài)掃描顯示和靜態(tài)顯示兩種方法。 （ 2）動(dòng)態(tài)顯示的字位更新采用一個(gè)計(jì)數(shù)器頻率約為 125Hz 的信號(hào)輪流接通各位數(shù)碼管的位線，并對(duì)顯示字符進(jìn)行掃描，應(yīng)保證顯示不閃爍。 library ieee。 use 。 eoc:in std_logic。 dataout:out std_logic_vector(7 downto 0)。 ale:out std_logic。 add:out std_logic_vector(2 downto 0))。 architecture one of ad is type states is(st0,st1,st2,st3,st4)。 signal temp:std_logic_vector(7 downto 0)。 begin add=001。 process(current_state,eoc) begin case current_state is when st0= 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 21 ale=39。 start=39。 oe=39。 lock=39。 next_state=st1。139。139。039。039。 when st2= ale=39。 start=39。 oe=39。 lock=39。 if (eoc=39。)then next_state=st3。 end if。039。039。139。139。 when st4= ale=39。 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 22 start=39。 oe=39。 lock=39。 next_state=st0。 end process。event and clk=39。) then current_state=next_state。 end process。139。event then temp=datain。 end process。 狀態(tài)機(jī)設(shè)計(jì)是一類重要的時(shí)序電路，是許多邏輯電路的核心部件，是實(shí)現(xiàn)高效率、高可靠性邏輯控制的重要途徑。一般狀態(tài)機(jī)分類為以下兩種： MOORE 型狀態(tài)機(jī)：它的輸出僅僅取決于現(xiàn)態(tài)，與輸入無關(guān)。 盡管狀態(tài)機(jī)的表達(dá)方式和功能不盡相同，但都有相對(duì)固定的語句和程序結(jié)構(gòu)。 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 23 圖 ADC0809 模塊原理圖 該模塊時(shí)序仿真圖如 圖 所示 ： 圖 ADC0809 功能仿真時(shí)序圖 如圖 所示： Datain、 EOC、 CLK：輸入端 Dataut、 OE、 ALE、 START、 ADD：輸出端 當(dāng)輸入時(shí)鐘信號(hào)時(shí)，八位數(shù)字量在 EOC 有高電位變?yōu)榈碗娢粫r(shí)，標(biāo)志著 A/D 轉(zhuǎn)換結(jié)束。 Dataprocess 功能：將采樣數(shù)字量轉(zhuǎn)換成 3 位 BCD 碼。 use 。 entity dataprocess is port(b_datain:in std_logic_vector(7 downto 0)。 end dataprocess。 signal vdata:std_logic_vector(11 downto 0)。 signal ldata:std_logic_vector(11 downto 0)。 signal c1:std_logic。 begin middata=b_datain。 For A/D Conversion Data Low Byte ldata=000000110000when middata(3 downto 0)=1111else 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 25 000000101000when middata(3 downto 0)=1110else 000000100100when middata(3 downto 0)=1101else 000000100100when middata(3 downto 0)=1100else 000000100010when middata(3 downto 0)=1011else 000000100000when middata(3 downto 0)=1010else 000000011000when middata(3 downto 0)=1001else 000000010110when middata(3 downto 0)=1000else 000000010100when middata(3 downto 0)=0111else 000000010010when middata(3 downto 0)=0110else 000000010000when middata(3 downto 0)=0101else 000000001000when middata(3 downto 0)=0100else 000000000110when middata(3 downto 0)=0011else 000000000100when middata(3 downto 0)=0010else 000000000010when middata(3 downto 0)=0001else 000000000000。139。039。139。039。139。039。139。 (5)BCD Addition(7~4) vdata(7 downto 4)=hdata(7 downto 4)+ldata(7 downto 4)+0111 when c1=39。 and c0=39。 else hdata(7 downto 4)+ldata(7 downto 4)+0110 when c1=39。 and c0=39。 else hdata(7 downto 4)+ldata(7 downto 4)+0001 when c1=39。 and c0=39。 else hdata(7 downto 4)+ldata(7 downto 4)。139。139。139。039。039。139。 b_dataout=vdata。 上述程序 (1)、 (2)區(qū)塊分別是高、低 4 位的電壓查表轉(zhuǎn)換，轉(zhuǎn)換結(jié)果各是 12 位的 BCD碼；程序 (3)區(qū)塊是在 BCD 碼相加前，先行判斷那幾個(gè) 4 位相加會(huì)有幾位，并做進(jìn)位記錄；程序 )(4)~(6)區(qū)塊分別是由第 4 位、中 4 位、高 4 位作 BCD 碼相加。 將 8 位數(shù)字量轉(zhuǎn)化為 3 位 BCD 碼 圖中 Datain“ 11011110”，“ 1101”對(duì)應(yīng)的電壓值位 ,其對(duì)應(yīng)的 BCD 編碼為“ 010000010110”，“ 1110”對(duì)應(yīng)的電壓值為 ，其對(duì)應(yīng)的 BCD編碼為“ 000000101000”。四位相加的結(jié)果為 0011，由于低位有進(jìn)位，因此最終結(jié)果為 0100,。 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 27 Leddisplay 功能：用 LED 進(jìn)行數(shù)碼顯示。 use 。 use 。 ck:in std_logic。 seg:out std_logic_vector(6 downto 0)。 end leddisplay。 signal count:std_logic_vector(1 downto 0)。event and ck=39。 then count=count+1。 end process。 (1) num=bcdcode(3 downto 0) when count=0 else bcdcode(7 downto 4) when count=1 else bcdcode(11 downto 8) when count=2 else 0000。139。039。 end one。程序 (2)是 LED 各數(shù)字的位選代碼。 由仿真圖可以看出當(dāng) sel是 00 時(shí)輸出低四位即 1（ LED7 位位選碼是 0000110）；當(dāng)sel是 01 時(shí)輸出的中四位即 2（ LED7 為位選碼是 1011011）；當(dāng) sel是 10 時(shí)輸出的是高四位即 3（ LED7 位位選碼是 100111）；當(dāng) sel 是 11 是輸出的是 0（ LED7 位位選碼是0111111）。圖 為數(shù)字電壓表的頂層模塊。輸入 10001111 時(shí)，經(jīng) ADC0809 轉(zhuǎn)換后對(duì)應(yīng)輸出的值是 10001111，高四位 1000 對(duì)應(yīng)的電壓值是 ，低四位 1111 對(duì)應(yīng)的電壓值是 ，所以輸出電壓是 ， 2 的 LED7位位選碼是 1011011,8 的 LED7 位位選碼是 1111111,6 的 7 位位選碼是 1111101，所以輸出的結(jié)果是 ，仿真無誤。通過這次數(shù)字電壓表的設(shè)計(jì)，讓我學(xué)到了很多，掌握了 VHDL 語言的編程還有 Quartus‖軟件的運(yùn)用，還有就是讓我明白了遇到困難不要退縮，要積極的去解決問題，這樣才能 更好的提高自己，完善自我，為我們以后面向社會(huì)打下堅(jiān)實(shí)的基礎(chǔ)。隨著 EDA 技術(shù)的廣泛應(yīng)用， FPGA 已成為現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的主要手段，在 QUARTUS II 環(huán)境下采用 VHDL 語言實(shí)現(xiàn)了數(shù)據(jù)采集、轉(zhuǎn)換及顯示。傳統(tǒng)的實(shí)驗(yàn)用模擬電壓表功能單一、精度低、體積大，且存在讀數(shù)時(shí)的視差，長(zhǎng)時(shí)間連續(xù)使用易引起視覺疲勞，使用中存在諸多不便。本文采用性能優(yōu)越的 8 位 A／ D 轉(zhuǎn)換器對(duì)模擬電壓采樣，以一片高性能 FPGA 芯片為控制核心，分別在軟件和硬件上實(shí)現(xiàn)了諸多功能，對(duì)電壓信號(hào)的轉(zhuǎn)換結(jié)果進(jìn)行準(zhǔn)確實(shí)時(shí)的運(yùn)算處理并送出顯示。系統(tǒng)最大限度地將所有器件集成在 FPGA 芯片上。而且邏輯單元控制靈活、適用范圍極廣，實(shí)現(xiàn)了大規(guī)模和超大規(guī)模電路的集成。較好地克服了電壓表采用雙積分式模／數(shù)轉(zhuǎn)換器作為核心器件和采用單片機(jī)作為系統(tǒng)控制核心的缺陷，具有自己獨(dú)特的優(yōu)勢(shì)。 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 32 致 謝 本次畢業(yè)設(shè)計(jì)是在崔秀敏老師的細(xì)心指導(dǎo)下完成的，從最初的定題，到搜集資料，到寫作、修改，論文定稿，老師給了我耐心和無私的幫助。 同時(shí)也感謝學(xué)校為我們提供了良好 的學(xué)習(xí)環(huán)境，使我們能夠在此專心的學(xué)習(xí)；另外我必須感謝我的父母。 還有就是要感謝我身邊的朋友，在軟件的使用上給予了我很大的幫助，如果沒有你們的支持和傾心