【正文】 沈陽理工大學學士學位論文 1 1 緒論 課題背景和意義 隨著信息技術獲得了突飛猛進的發(fā)展，信息技術滲透了我們生活的 幾乎全部領域，改變著人類的生存狀態(tài)和思維模式。 FPGA 是新型的可編程邏輯器件，與傳統(tǒng) ASIC 相比，具有設計開發(fā)周期短、設計制造成本低、開發(fā)工具先進 等優(yōu)點，特別適合于產品的樣品開發(fā)和小批量生產。而采用 FPGA 進行產品開發(fā)，可以靈活地進行模塊配置，大大 縮短了開發(fā)周期，也有利于數字電壓表向小型化、集成化的方向發(fā)展。推動該潮流發(fā)展的引擎就是日趨進步和完善的 ASIC 設計技術。上述設計過程除了系統(tǒng)行為和功能描述以外，其余所有的設計幾乎都可以用計算機來自動完成，也就說做到了電子設計自動化（ EDA）這樣做可以大大的縮短系統(tǒng)的設計周期，以適應當今品 種多、批量小的電子市場的需求 [5,6]。 目前電子技術的發(fā)展主要體現(xiàn)在 EDA領域 ,數字系統(tǒng)的設計正朝著速度快、容量大、體積小、重量輕的方向發(fā)展。其中 EDA 設計語言中的 VHDL 語言是一種快速的電路設計工具，功能涵蓋了電路描述、電路合成、電路仿真等三大電路設計工作。此次設計主要應用的軟件是美國 ALTERA 公司自行設計的 Quartus II[8]。傳統(tǒng)硬件電路設計先要進行功能設計，然后進行電路板級設計并做稱電路板后進行調試，如果電路中有什么錯誤，整個電路板都將作廢，這是很不經濟的。當功能確定無誤后可以進行硬件電路板的設計。 （ 2）高度集成化，高工作頻率 一般的 FPGA 內部都集成有上百萬的邏輯門，可以在其內部規(guī)劃出多個與傳統(tǒng)小規(guī)模集成器件功能相當的模塊。由于各個模塊都是集成在 FPGA 芯片內部，這就很大程度地解決了信號的干擾問題，使得 FPGA 的工作頻率可以大幅度的提高。 （ 3）支持多種接口 FPGA 芯片可支持多種標準的接口電平，可通過 EDA 開發(fā)工具來選定采用什么樣的接口標準，包括常用的 TTL 和差分輸入等。 FPGA 設計流程 可編程邏輯器件的設計是利用 EDA 開發(fā)軟件和編程土具對器件開發(fā)的過程。 （ 1）設計準備 在系統(tǒng)設計之前，首先要進行方案論證、系統(tǒng)設計和器件選擇等準備工 作。 （ 2）設計輸入 設計輸入將所設計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并送入計算機的過程稱為設計輸入。用戶所設計的電路必須在編譯之前進行邏輯功能驗證，此沈陽理工大學學士學位論文 3 時的仿真沒有延時信息，對于初步的功能檢測非常方便。 （ 4）設計處理 設計處理是器件設計中的核心環(huán) 節(jié)。主要有： 1) 語法檢查和設計規(guī)則檢查 2)邏輯優(yōu)化和綜合 3)適配和分割 4)布局和布線 （ 5）時序仿真 時序仿真又稱后仿真或延時仿真。 （ 6）器件編程測試 時序仿真完成后，軟件就可產生供器件編程使用的數 據文件。 VHDL 是 20 世紀 80 年代中期，由美國國防部資助的 VHSIC 項目開發(fā)的產品。 1993 年， IEEE 1076 標準被升級、更新，新的 VHDL 標準為 IEEE STD 1076_1993。 VHDL 的語法豐富、數據類型繁多，是描述能力很強的的一種硬件描述語言，能在高層次上以系統(tǒng)的行為進行描述和仿真。目前，幾乎所有的EDA 廠商出品的 EDA 軟件都兼容這種標準。 國外硬件描述語言種類很多 ,有的從 Pascal 發(fā)展而來 ,也有一些從 C 語言發(fā)展而來 .有些 HDL 成為 IEEE標準 ,但大部分是企業(yè)標準 .VHDL來源于美國軍方 ,其他的硬件描述語言則多來源于民間公司 .可謂百家爭鳴 ,百花齊放 .這些不同的語言傳播到國內 ,同樣也引起了不同的影響 .在我國比較有影響的有兩種硬件描述語言 :VHDL 語言和 Verilog HDL 語言 .這兩種語言已成為 IEEE 標準語言 [12,15]。它比其他的 HDL 有更高層 次的描述。因此， VHDL 在 CPLD/FPGA 的應用方面較為廣泛； VHDL 可以用比較少的篇幅將一個復雜的問題描述得很清楚。因此 VHDL 使用起來非常靈活。與其他硬件描述語言相比， VHDL 具有以下特點： 1） 功能強大：靈活性高： VHDL 具有功能強大的語言結構，可以用簡潔明確的源代碼來進行復雜控制邏輯的設計。目前， VHDL 已成為一種設計、仿真、綜合的標準硬件描述語言。對于同一個設計描述，可以采用多種不同的器件結構來實現(xiàn)其功能。當設計、仿真通過后，在指定具體的器件綜合、適配即可?？梢詮囊粋€仿真工具移植到另一個仿真工具，可以從一 個綜合工具移植到另一綜合工具，也可以從一個工作平臺移植到另一個工作平臺。 4） 自頂向下的設計方法：自頂向下的設計方法是將要設計的電路進行最頂層的描述，然后利用 EDA 軟件進行頂層仿真，如果頂層設計的仿真以滿足要求，則可以繼續(xù)將頂層劃分的模塊進行低一級的劃分并仿真，這樣一級一級的設計最終將完成整個電路的設計。除了 VHDL沈陽理工大學學士學位論文 5 自身預定的 10 中數據類型外在 VHDL 程序設計中還可以由用戶自定義數據類型。 6） 建模方便：由于 VHDL 中可綜合的語句和用于仿真的語句齊備，行為描述能力強，因此 VHDL 特別適合信號建模。 7） 運行庫和程序包豐富：目前支持 VHDL 的程序包很豐富，大多以庫的形式存放在特定的目錄下，用戶可隨 時調用。而且用戶利用 VHDL 編寫的各種成果都可以以庫的形式存放，在后續(xù)的設計中可以繼續(xù)使用 [13,14]。①硬件電路系統(tǒng)設計要求的定義。③ VHDL語言程序的模擬。⑤布局布線后的設計模擬。設計人員在從事硬件電路系統(tǒng)的合計過程中，編寫 VHDL 語言程序之前必須對硬件電路系統(tǒng)的設計目的和設計要求有一個非常明確的認識才行 [17]。 Quartus II 在 21 世紀初推出，是 Altera 前一代 FPGA/CPLD 集成開發(fā)環(huán)境 MAX+plus II 的更新?lián)Q代產品，其界面友好，使用便捷。 沈陽理工大學學士學位論文 6 Quartus ‖設計輸入 Quartus II 的設計過程主要由設計輸入、設計編譯、設計仿真和器件編程 4 部分組成。 圖 Quartus ‖軟件的基本設計流程 Quartus ‖軟件的設計輸入方式分多鐘，主要包括文本輸入方式、原理圖設計輸入方式、波形設計輸入方式 、 EDIF 輸入文件方式、圖形設計輸入方式和轟功能模塊輸入方式等。 文本設計輸入方式 Quartus ‖軟件支持 VHDL、 VeriogHDL 和 AHDL 等硬件描述語言。 原理圖設計輸入 新項目建立 建立設計文件 文本設計輸入 分析 amp。所建立的項目名稱要保證和設計名稱一致，以便于 Quartus ‖軟件的編譯。設計項目名稱和頂層文件實體名可以相同，在多層次系統(tǒng)設計中，一般與設計項目同名的設計實體作為頂層文件。 圖 建立新項目向導對話框 然后單機 Finish 按鈕，完成設計項目的建立。選中 VHDL File，單擊 OK 按鈕，彈出一個無名稱的文本編輯窗口，可以在此文本編輯窗口中輸入VHDL 文件。注意保存文件名要和實體名一致。 沈陽理工大學學士學位論文 9 圖 建立仿真波形文件對話框 圖 新建仿真波形編輯窗口 2） 創(chuàng)建輸入輸出向量 創(chuàng)建輸入輸出向量操作步驟如下： 依次選擇菜單命令“ Edit— Insert— Insert Node or Bus”，或者在向量編輯窗口空白沈陽理工大學學士學位論文 10 位置處（黑粗矩形框內空白位置）單擊鼠標右鍵，在右鍵下拉菜單中選擇“ Insert— Insert Node or Bus”，如圖 所示。如圖 所示 圖 添加 Node 或 Bus 對話框 在圖 中單擊 ”Node Found”按鈕，就會彈出 Node Found 對話框，如圖 所示?？梢酝ㄟ^“≥”、“ ”、“≤”及“ ”沈陽理工大學學士學位論文 11 4 個 按鈕將 Node 添加到“ Selected Nodes”欄中或者從“ Selectede Nodes”欄中刪除，“≥”和“≤”按鈕只能對單個操作有效，“ ”和“ ”按鈕對所有 Nodes 有效。 圖 仿真波形編輯窗口 沈陽理工大學學士學位論文 12 2 設計任務與要求 要求利用 FPGA 控制模塊數轉換器對外部輸入的模擬信號進行采樣，獲取當前電壓值，并在數碼管上顯示 。 ASIC 完成從模擬量的輸入到數字量的輸出，是數字電壓表的心臟，這種電壓表的設計簡單、精確度高，但是這種設計方法由于采用了 ASIC器件使得的它欠缺靈活性，其系統(tǒng)功能固定，難以更新擴展。而應以 EDA 技術及 FPGA，其集成度高、速度快、性能十分可靠、用戶可自由編程 且編程語言通俗易懂、系統(tǒng)工程擴展非常方便。 1 能夠實現(xiàn)一個通道的采樣控制； 2 產生 ADC0809 工作所需的各種控制信號； 3 計算轉換后的數字電壓信號，并以 BCD 碼方式表示。 采用 FPGA 芯片作為系統(tǒng)的核心器件，負責 ADC0809 的 A/D 轉換的啟動、地址鎖存、輸入通道的選擇、數據的讀取。這些工作由 ADC0809 轉換控制模塊、數據轉換模塊、譯碼模塊完成。 本系統(tǒng)共分為 6 個模塊，分別為時鐘分頻（ div_f）、數據采集控制（ cs_control）、數據串轉并（ chuan2bing）、顯示數值計算（ data_calculate）、數碼管掃描（ led_select）、顯示譯碼（ led_translate） 。主要分為如下幾個模塊：時鐘分頻（ div_f）、數據采集控制（ cs_control） 、數據串轉并（ chuan2bing）、顯示數值計算（ data_calculate）、數碼管掃描（ led_select） 、顯示譯時鐘 信號 start A/D 轉換器 A/D轉換控制模塊 數據轉換 模 塊 譯碼模塊 ale add oe eoc 數據輸入 沈陽理工大學學士學位論文 14 碼（ led_translate）。利用TLC549 就可以采集外部模擬電壓的大小并轉換成數字信號，通過串行輸入到控制器，經過控制器對數據處理如計算成實際電壓、保留三位小數，再經過控制器設計的數碼管控制模塊控制四個數碼管顯示處理過后的數據，就實現(xiàn)了將外部電壓值顯示在數碼管的功能，這樣就實現(xiàn)了數字電壓表的顯示。 沈陽理工大學學士學位論文 15 4 各器件的選擇 A/D 轉換器 ADC0809 控制電路 ADC0809 的功能介紹 利用 ADC0809 作為電壓采樣端口， FPGA 作為系統(tǒng)的核心器件，用 LED 進行數碼顯示，把讀取的 8 位二進制數據轉換成便于輸出 3 位十進制 BCD 碼送給數碼管。 FPGA 構成的 ASIC 芯片中包括三部分電路： （ 1） 用有限狀態(tài)機設計的 A/D 轉換控制 電路； （ 2） 將 8 位數字量 DB0~DB7 轉換為 3 位 BCD 碼的電壓值的轉換電路； （ 3） 3 位 LED 顯示器的譯碼顯示電路 圖 ADC0809 控制器的狀態(tài)轉換圖 EOC=1 st0 st1 st2 st3 st4 0/0000 0/1100 EOC=0 EOC/ALE/START/OE/LOCK 0/0000 0/0011 沈陽理工大學學士學位論文 16 圖 ADC0809 的引腳圖 ADC0809 引腳介紹 ADC0809 芯片有 28 條引腳，采用雙列直插式封裝，下面說明各引腳功能。 D0～ D7： 8 位數字量輸出端。 ALE：地址鎖存允許信號，輸入，高電平有效。 EOC： A／ D 轉換 結束信號，輸出，當 A／ D 轉換結束時，此端輸出一個高電平（轉換期間一直為電平）。當 A／ D 轉換結束時，此端輸入一個高電平，才能打開輸出三態(tài)門，輸出數字量。要求時鐘頻率不高于 640KHZ。 Vcc：電源，單一＋ 5V。 ADC0809 芯片的控制方法及轉換過程 控制 ADC0809 動作的信號有 ： ALE,START,OE,EOC。此地址經譯碼選通 8路模擬輸入之一到比較器。下降沿啟動 A