【正文】 加法運(yùn)算結(jié)果采用修正規(guī)則進(jìn)行修正。 表 模擬輸入電壓與輸出電壓的對(duì)應(yīng)關(guān)系 16 進(jìn)制 2 進(jìn)制 高 4 位電壓 低 4 位電壓 0 0000 1 0001 2 0010 3 0011 4 0100 5 0101 6 0110 7 0111 8 1000 9 1001 A 1010 B 1011 C 1100 D 1101 E 1110 F 1111 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 19 BCD 碼的運(yùn)算 由于編碼是將每個(gè)十進(jìn)制數(shù)用一組 4 位二進(jìn)制數(shù)來(lái)表示，因此，若將這種 BCD 碼直接交計(jì)算機(jī)去運(yùn)算，由于計(jì)算機(jī)總是把數(shù)當(dāng)作二進(jìn)制數(shù)來(lái)運(yùn)算，所以結(jié)果可能會(huì)出錯(cuò)。高四位的結(jié)果為 0100.三位合計(jì)值為 ，與 + 的結(jié)果一樣。低 4 位相加為“ 1110”，大于 9，加 6 將其調(diào)整為 BCD 碼，其值為 0100，并且向前有一進(jìn)位。 編一個(gè)查表程序，對(duì)上述電壓進(jìn)行 BCD 編碼，然后根據(jù)對(duì)應(yīng)的 4 位 BCD 碼相加的結(jié)果決定是否進(jìn)位，從而得到待處理數(shù)據(jù)的 BCD 碼。 每個(gè)步驟區(qū)間的動(dòng)作方式如下： 步驟 S0：對(duì) ADC0809 進(jìn)行復(fù)位操作； 步驟 S1：由 FPGA 發(fā)出信號(hào)要求 ADC0809 進(jìn)行 A/D 轉(zhuǎn)換； 步驟 S2：轉(zhuǎn)換后，轉(zhuǎn)換完畢后的 EOC 將高電位降到低電位，而轉(zhuǎn)換時(shí)間 100us； 步驟 S3：轉(zhuǎn)換結(jié)束，有 FPGA 發(fā)出讀命令； 步驟 S4： 有 FPGA 讀取 DB0~DB7 上的數(shù)字轉(zhuǎn)換資料，并鎖存數(shù)據(jù)。首先送出口地址并以信號(hào)有效時(shí)， OE 信號(hào)即有效，把轉(zhuǎn)換數(shù)據(jù)送上數(shù)據(jù)總線(xiàn)，供單片機(jī)接受 [18]。 （ 3） 中斷方式 把表明轉(zhuǎn)換完成的狀態(tài)信號(hào)（ EOC）作為中斷請(qǐng)求信號(hào)，以中斷方式進(jìn)行數(shù)據(jù)傳送。 （ 2）查詢(xún)方式 A/D 轉(zhuǎn)換芯片由表明轉(zhuǎn)換完成的狀態(tài)信號(hào)，例如 ADC0809 的 EOC 端。例如ADC0809 轉(zhuǎn)換時(shí)間為 128μ s，相當(dāng)于 6MHz 的 MCS51 單片機(jī)共 64 個(gè)機(jī)器周期。為此可采用下述三種方式 。 轉(zhuǎn)換數(shù)據(jù)的傳送 A/D 轉(zhuǎn)換后得到的數(shù)據(jù)應(yīng)及時(shí)傳送給單片機(jī)進(jìn)行處理。直到 A/D 轉(zhuǎn)換完成， EOC 變?yōu)楦唠娖剑甘?A/D 轉(zhuǎn)換結(jié)束，結(jié)果數(shù)據(jù)已存入鎖存器，這個(gè)信號(hào)可用作中斷申請(qǐng)。 START 上升沿將逐次逼近寄存器復(fù)位。 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 17 首先輸入 3 位地址，并使 ALE=1，將地址存入地 址鎖存器中。 GND：地。 REF（ +）、 REF（ ）：基準(zhǔn)電壓。 CLK：時(shí)鐘脈沖輸入端。 OE：數(shù)據(jù)輸出允許信號(hào)，輸入，高電平有效。 START： A／ D 轉(zhuǎn)換啟動(dòng)脈沖輸入端，輸入一個(gè)正脈沖（至少 100ns 寬）使其啟動(dòng)（脈沖上升沿使 0809 復(fù)位，下降沿啟動(dòng) A/D 轉(zhuǎn)換）。 ADDA、 ADDB、 ADDC： 3 位地址輸入線(xiàn)，用于選通 8 路模擬輸入中的一路。 IN0～ IN7： 8 路模擬量輸入端。 由 FPGA 設(shè)計(jì)的 ASIC 芯片： 一方面產(chǎn)生 ADC0809 的控制信號(hào)，控制 ADC0809 實(shí)現(xiàn) 0~5v 的模擬電壓到 8 位數(shù)字量DB0~DB7 的變換； 另一方面將讀入的數(shù)字量轉(zhuǎn)化成電壓工程值，并轉(zhuǎn)換為 3 位 BCD 碼的七段數(shù)字顯示字符碼送到 LED 數(shù)碼管進(jìn)行顯示。 這里我們采用方案一。其中時(shí)鐘分頻主要用計(jì)數(shù)器實(shí)現(xiàn)，采樣數(shù)據(jù)暫存于一寄存器。 在設(shè)計(jì)中，主要采用分模塊的方式，先實(shí)現(xiàn)各個(gè)模塊，然后組成整個(gè)系統(tǒng)。 圖 數(shù)字電壓表系統(tǒng)模塊 方案二： 基于 VHDL 語(yǔ)言的系統(tǒng)設(shè)計(jì)是采用自頂向下的設(shè)計(jì)方法，將系統(tǒng)劃分為多個(gè)功能模塊，然后再逐個(gè)實(shí)現(xiàn)各個(gè)模塊的功能，最終把他們組合在一起，形成一 個(gè)大的系統(tǒng)。同時(shí)，把讀取的 8 位二進(jìn)制數(shù)據(jù)轉(zhuǎn)換成便于輸出 3位十進(jìn)制的 BCD 碼送給數(shù)碼管，以顯示當(dāng)前測(cè)量電壓值。 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 13 3 設(shè)計(jì)方案 方案一： 利用 ADC0809 作為電壓采樣端口， FPGA 作為系統(tǒng)的核心器件，用 LED 進(jìn)行數(shù)碼顯示，把讀取的 8 位二進(jìn)制數(shù)據(jù)轉(zhuǎn)換成便利于輸出 3 位十進(jìn)制 BCD 碼送給數(shù)碼管。采用FPGA 芯片控制通用 A/D 轉(zhuǎn)換器可是速度、靈活性大大優(yōu)于微處理器和通用 A/D 轉(zhuǎn)換器構(gòu)成的數(shù)字電壓表。后來(lái)發(fā)展起來(lái)的微處理器（單片機(jī)）控制通用 A/D 轉(zhuǎn)換器件的數(shù)字電壓表的設(shè)計(jì)的靈活性有所提高，系統(tǒng)功能的擴(kuò)展性變得簡(jiǎn)單，但是由于微處理機(jī)的引腳數(shù)量有限，其控制轉(zhuǎn)換速度和靈活性還是不能滿(mǎn)足日益發(fā)展的電子工業(yè)的需求。 傳統(tǒng)的數(shù)字電壓表設(shè)計(jì)通常以大規(guī)模 ASIC(專(zhuān)用集成電路 )為核 心器件，輔以少量中規(guī)模集成電路及顯示器件構(gòu)成。添加完成后，點(diǎn)擊“ OK”按鈕，在設(shè)置輸入完成后，就可以仿真波形了。在“ Filter”欄中選擇“ Pins： all”，單擊“ List”按鈕，可以發(fā)現(xiàn)“ Node Found”中列出了 文件中所有的輸入輸出向量。 圖 仿真波形編輯窗口 Insert Node or Bus 對(duì)話(huà)框中提供了被添加 Node 或 Bus 的名稱(chēng)、類(lèi)型、數(shù)值類(lèi)型、數(shù)制類(lèi)型和總線(xiàn)寬度等屬性。 Quartus II 設(shè)計(jì)仿真 1） 創(chuàng)建波形文件 選擇菜單命令“ File— New— Vector Waveform File”，如圖 所示，然后單擊 OK按鈕，就會(huì)出現(xiàn)一個(gè)無(wú)標(biāo)題的波形編輯窗口，如圖 所示。 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 8 圖 新建文佳對(duì)話(huà)框 輸入完成后，選擇菜單命令：“ File— Save Project”，保存整個(gè)設(shè)計(jì)項(xiàng)目；或者選擇菜單命令：“ File— Save”，保存當(dāng)前設(shè)計(jì)文件。 2)輸入文本文件 輸入文本文件的操作步驟如下： 選擇菜單命令下的“ File— New”，彈出如圖 所示的新建文件對(duì)話(huà)框。本例以 shili為例。 打開(kāi) Quartus II，在 File 菜單中選擇 New Project Wizard 項(xiàng)，將出現(xiàn)工程項(xiàng)目建立向?qū)?duì)話(huà)框，點(diǎn)擊 Next，然后會(huì)出現(xiàn)如圖 所示的新建項(xiàng)目向?qū)?duì)話(huà)框，此次對(duì)話(huà)框用于登記項(xiàng)目所在文件夾、設(shè)計(jì)項(xiàng)目名稱(chēng)和項(xiàng)目頂層文件實(shí)體名。綜合 布局布線(xiàn) 時(shí)序分析 修改錯(cuò)誤 編程下載 仿真 全程編譯 設(shè)計(jì)成功 有錯(cuò) 有錯(cuò) 無(wú)錯(cuò) 有錯(cuò) 無(wú)錯(cuò) 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 7 1） 建立設(shè)計(jì)項(xiàng)目 無(wú)論哪一種輸入方式，首先必須建立一個(gè)項(xiàng)目。下面將介紹Quartus ‖ 開(kāi)發(fā)軟件的文本設(shè)計(jì)輸入的使用方法。設(shè)計(jì)人員可以根據(jù)自己的實(shí)際情況靈活選擇使用 [16]。 Quartus II 軟件的基本設(shè)計(jì)流程如圖 所示。在 Quartus II 上可以完成設(shè)計(jì)輸入、 HDL 綜合、布線(xiàn)布 局（適配）、仿真和下載和硬件測(cè)試等流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 Quartus II 開(kāi)發(fā)平臺(tái)簡(jiǎn)介 Quartus ‖軟件介紹 Quartus II 是 Altera 提供的 FPGA/CPLD 開(kāi)發(fā)集成環(huán)境， Altera 是世界最大可編程邏輯器件供應(yīng)商之一。⑥器件的編程。④ VHDL 語(yǔ)言的綜合、優(yōu)化和布局布線(xiàn)。②編寫(xiě)描述硬件電路系統(tǒng)功能的 VHDL 語(yǔ)言程序。 VHDL 語(yǔ)言的設(shè)計(jì)流程 采用 VHDL 語(yǔ)言設(shè)計(jì)硬件電路系統(tǒng)的設(shè)計(jì)流程一般可以分為以下幾個(gè)步驟。在 CPLD/FPGA 綜合時(shí)，還可以使用 EDA 軟件商提供的各種庫(kù)和程序包。目前支持 VHDL 的綜合器能對(duì)復(fù)雜的算數(shù)描述進(jìn)行綜合（如 Quartus ‖ 以上的版本都能對(duì) std_logic_vector 類(lèi)型的數(shù)據(jù)進(jìn)行加、減、乘、除），因此對(duì)于復(fù)雜電路的建模， VHDL 無(wú)論仿真還是綜合都是非常合適的描述語(yǔ)言。特別是 std_logic 數(shù)據(jù)類(lèi)型的使用，使得 VHDL 能最真實(shí)地模擬電路中的復(fù)雜信號(hào)。 5） 數(shù)據(jù)類(lèi)型豐富：作為硬件描述語(yǔ)言的一種， VHDL 數(shù)據(jù)類(lèi)型豐富。在一個(gè) EDA 工具中采用的技術(shù)技巧在其他工具中同樣可以采用。 3） 可移植性： VHDL是一種標(biāo)準(zhǔn)語(yǔ)言，故采用 VHDL進(jìn)行的設(shè)計(jì)可以被不同的 EDA工具所支持。因此，在設(shè)計(jì)描述階段，設(shè)計(jì)者可以集中精力于從事設(shè)計(jì)構(gòu)思和優(yōu)化。 2） 器件無(wú)關(guān)性： VHDL 允許使用者在進(jìn)行設(shè)計(jì)時(shí)，不需要首先選擇一個(gè)具體的器件。同時(shí) VHDL 還支持層次化的設(shè)計(jì)，支持系統(tǒng)元件庫(kù)和用戶(hù)設(shè)計(jì)的元件庫(kù)?？梢哉f(shuō)，在幾種硬件描述語(yǔ)言中， VHDL 是描述能力最強(qiáng)的一種語(yǔ)言。同時(shí)， VHDL 指令代碼多，數(shù)據(jù)類(lèi)型豐富，既有可以用于仿真系統(tǒng)的指令，又有可用于綜合的語(yǔ)句。甚至在有時(shí)描述過(guò)程中中有算法的描述，而無(wú)硬件的痕跡。 VHDL 的特點(diǎn) VHDL 描述能力非常強(qiáng)。 硬件描述語(yǔ)言 (hardware description language,HDL)是電子系統(tǒng)硬件行為描述 ,結(jié)構(gòu)描述 ,數(shù)據(jù)流描述的語(yǔ)言 .目前 ,利用硬件描述語(yǔ)言可以進(jìn)行數(shù)字電子系統(tǒng)的設(shè)計(jì) .隨著研究的深入 ,利用硬件描述語(yǔ)言進(jìn)行模擬電子系 統(tǒng)設(shè)計(jì)或混合電子系統(tǒng)設(shè)計(jì)也正在探索沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 4 中 。VHDL 非常適用于可編程邏輯器件的應(yīng)用設(shè)計(jì)，并正在得以普及。1996 年， IEEE 成為 VHDL 綜合標(biāo)準(zhǔn)。 VHDL 于 1987 年由國(guó)際標(biāo)準(zhǔn)化組織 IEEE（ IEEE STD 1076_1987）所確認(rèn)。 硬件描述語(yǔ)言 VHDL VHDL 的發(fā)展 VHDL 的英文全名是 VHSIC（ Very High Speed Integrated Circuit） Hardware Description Language。由于不同器件的內(nèi)部延時(shí)不一樣，不同的布局布線(xiàn)方案也給延時(shí)造成不同的影響，因此在設(shè)計(jì)處理以后，對(duì)系統(tǒng)和各模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)計(jì)的性能，以及檢查和消除竟?fàn)幟半U(xiǎn)等是非常有必要的。在設(shè)計(jì)處理過(guò)程中，編譯軟件將對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡(jiǎn)、綜合優(yōu)化和適配，最后產(chǎn)生編程用的編程文件。仿真中如發(fā)現(xiàn)錯(cuò)誤，則返回設(shè)計(jì)輸入中修改邏輯設(shè)計(jì)。設(shè)計(jì)輸入通常有以下集中形式： 1)原理圖輸入方式 2)硬件描述語(yǔ)言輸入方式 3)波形輸入方式 （ 3）功能仿真 功能仿真也叫做前仿真。 一般采用自上而下的設(shè)計(jì)方法，也可采用傳統(tǒng)的自下而上的設(shè)計(jì)方法。它包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、功能仿真、設(shè)計(jì)處理、時(shí)序仿真和器件編程及測(cè)試等六個(gè)步驟。這便于后端各種不同接口電路的匹配。另外，一般的 FPGA 內(nèi)部都有 PLL 倍頻的 時(shí)鐘，這進(jìn)一步解決了電磁干擾和電磁兼容問(wèn)題 [9,10]。這樣將多個(gè)傳統(tǒng)器件集成在同一芯片內(nèi)部的方法不但可以改進(jìn)電路板的規(guī)模，還可以減少 PCB 布線(xiàn)的工作。最后將設(shè)計(jì)好的，由 EDA 軟件生成的燒寫(xiě)文件下 載到配置設(shè)備中去，進(jìn)行在線(xiàn)調(diào)試，如果這時(shí)的結(jié)果與要求不一致，可以立即更改設(shè)計(jì)軟件，并再次燒寫(xiě)到配置芯片中而不必改動(dòng)外接硬件電路。 FPGA 的開(kāi)發(fā)在功能層面上可以完全脫離硬件而在 EDA 軟件上做軟仿真。 FPGA 設(shè)計(jì)特點(diǎn) FPGA 設(shè)計(jì)的特點(diǎn)如下： （ 1）硬件設(shè)計(jì)軟件化 沈陽(yáng)理工大學(xué)學(xué)士學(xué)位論文 2 這是 FPGA 開(kāi)發(fā)的最大優(yōu)勢(shì)。本電壓表的電路設(shè)計(jì) 正是用 VHDL語(yǔ)言完成的。電子設(shè)計(jì)自動(dòng)化是近幾年迅速發(fā)展起來(lái)的將計(jì)算機(jī)軟件、硬件、微電子技術(shù)交叉運(yùn)用的現(xiàn)代電子設(shè)計(jì)學(xué)科 [7,11]。 伴隨著集成電路 (IC)技術(shù)的發(fā)展，電子設(shè)計(jì)自動(dòng)化 (EDA)逐漸成為重要的設(shè)計(jì)手段，己經(jīng)廣泛應(yīng)用于模擬與數(shù)子電路系統(tǒng)等許多領(lǐng)域。目前數(shù)字系統(tǒng)的設(shè)計(jì)可以直接面向用戶(hù)需求，根據(jù)系統(tǒng)的行為和功能的要求，自上而下的完成相應(yīng)的描述、綜合、優(yōu)化、仿真與驗(yàn)證，直接生成器件。 隨著電子技術(shù)的發(fā)展，當(dāng)前數(shù)字電子系統(tǒng)的設(shè)計(jì)正朝著速度快、容量大、體積小、重量輕的方向發(fā)展。傳統(tǒng)的數(shù)字電壓表多以單片機(jī)為控制核心，芯片集成度不高，系統(tǒng)連線(xiàn)復(fù)雜，難以小型化，尤其在產(chǎn)品需求發(fā)生變化時(shí)，不得不重新布版、調(diào)試，增加了投資風(fēng)險(xiǎn)和成本 [4]。而我們的課題所涉及的電子設(shè)計(jì)自動(dòng)化（ EDA）技術(shù)就是在這種時(shí)代背景下產(chǎn)生的，并影響巨大 [13]。VHDL。本次所設(shè)計(jì)的電壓表的測(cè)量范圍是 0～ 5V，精度為 。 本電