【正文】 ； 2）真值表 表 3 3)工作過(guò)程 十進(jìn)制與 BCD 碼的對(duì)應(yīng)轉(zhuǎn)換如表 4所示 表 4 通過(guò)二 — 十進(jìn)制轉(zhuǎn)換器我們已經(jīng)得到了 3位的十進(jìn)制數(shù)，當(dāng) START2=‘ 0’ 時(shí)，十進(jìn)制 — BCD 碼轉(zhuǎn)換器開(kāi)始工作，根據(jù)查表 4 我們可以很方便的將每一START2 EOC OE 功能 0 0 0 開(kāi)始轉(zhuǎn)換 0 1 0 轉(zhuǎn)換結(jié)束 0 1 1 允許輸出數(shù)據(jù) 輸入的十進(jìn)制 數(shù) 輸出的 BCD 碼 0 0000 1 0001 2 0010 3 0011 4 0100 5 0101 6 0110 7 0111 8 1000 9 1001 位十進(jìn)制數(shù)轉(zhuǎn)換為 4 位的 BCD 碼。為了能夠與輸入的模擬數(shù)值上對(duì)應(yīng)還需將 A 再乘以 ，此時(shí)轉(zhuǎn)換結(jié) 束， EOC=‘ 1’。 1)引腳功能 二 — 十進(jìn)制轉(zhuǎn)換的模塊圖如圖 5所示 圖 5 二 — 十進(jìn)制轉(zhuǎn)換模塊 I1： 8 位二進(jìn)制數(shù)字量輸入端； O1： 3 位十進(jìn)制數(shù)字量輸出端； I1 O1 OE EOC START1 AA START1：?jiǎn)?dòng)信號(hào)，當(dāng)為低電平時(shí)有效并啟動(dòng)二 — 十進(jìn)制轉(zhuǎn)換器開(kāi)始工作； EOC：轉(zhuǎn)換結(jié)束信號(hào)，當(dāng)二 — 十進(jìn)制轉(zhuǎn)換工作時(shí)，此信號(hào)為低電平，當(dāng)工 作結(jié)束時(shí)，此信號(hào)立即為高電平； OE：允許輸出信號(hào)，此信號(hào)為高電平有效，有效時(shí)轉(zhuǎn)換后的數(shù)據(jù)通 O1端 輸出； AA：錯(cuò) 誤信號(hào)，此信號(hào)為高電平有效果，當(dāng)有效時(shí)表示轉(zhuǎn)換后的數(shù)據(jù)有誤不 能夠輸出 。 A/D 轉(zhuǎn)換部分包括比較器、逐次逼近寄存器 SAR、 256R 電阻網(wǎng)絡(luò)、樹(shù)狀電子開(kāi)關(guān)、控制與時(shí)序電路等，另外具有三態(tài)輸出鎖存緩沖器。 3）逐次逼近式 A/D轉(zhuǎn)換法 逐次逼近式 A/D 轉(zhuǎn)換法，是一種廣泛應(yīng)用的 A/D 轉(zhuǎn)換方法。顯然， A/D 轉(zhuǎn)換器位數(shù)越長(zhǎng)，分辨率越高。 分辨率 分辨率是指 A/D 轉(zhuǎn)換器能夠分辨最小量化信號(hào)的能力。它們都表示 A/D 轉(zhuǎn)換的速度。 轉(zhuǎn)換時(shí)間和轉(zhuǎn)換率 所謂轉(zhuǎn)換時(shí)間是指完成一次 A/D 轉(zhuǎn)換所需要的時(shí)間。這就反映了一個(gè)轉(zhuǎn)換精度的問(wèn) 題。 由于模擬量是連續(xù)的，而數(shù)字量是離散的，所以，一般是某個(gè)范圍中模擬量 對(duì)應(yīng)一個(gè)數(shù)字量。 1） ADC0809 芯片的主要性能 A/D 轉(zhuǎn)換器，所有引腳的邏輯電平與 TTL 兼容； 8路模擬量轉(zhuǎn)換開(kāi)關(guān)，可對(duì) 8 路 0— 5V 模擬量進(jìn)行分時(shí)轉(zhuǎn)換； 3．輸出具有三態(tài)鎖存 /緩沖功能； 4．分辨率： 8位，轉(zhuǎn)換時(shí)間： 100us； 5．不可調(diào)誤差： +1LSB，功耗： 15mw； 6．工作電壓： +5V，參考電壓標(biāo)準(zhǔn)值： +5V； 7．片內(nèi)無(wú)時(shí)鐘，一般需要外加 640KHZ 以下且不低于 100KHZ 的時(shí)鐘信號(hào)。實(shí)現(xiàn)模 /數(shù)轉(zhuǎn)換的方法很多，常用的方法有計(jì)數(shù)法、雙積分法和逐次逼近法。 2）控制器的設(shè)計(jì)，它需要控制各部分的工作過(guò)程，及狀態(tài)轉(zhuǎn)換，通過(guò)控制 器控制顯示錯(cuò)誤信息或清零， 3）各部分模塊我們都需要利用 VHDL 語(yǔ)言編程，利用仿真器仿真生成能夠完成我們需要功能的模塊。方框圖如圖 2所示，它主要包括： A/D 轉(zhuǎn)換器、二 — 十進(jìn)制轉(zhuǎn)換器、十 — BCD碼轉(zhuǎn)換器、 BCD 多路數(shù)據(jù)選擇器、控制器、 LED數(shù)碼管顯示電路這幾部分。通過(guò)開(kāi)關(guān)按鈕來(lái)啟動(dòng)電壓表進(jìn)行測(cè)量，每 測(cè)量完一次通過(guò)復(fù)位按鈕使電壓表歸零。 第 3 章 數(shù)字電壓表的設(shè)計(jì)與實(shí)現(xiàn) 數(shù)字電壓表設(shè)計(jì)的簡(jiǎn)單介紹 本課題所設(shè)計(jì)的數(shù)字電壓表是能夠測(cè)量 0— 5V的電壓值，測(cè)得值為 3位有效 數(shù)字，保留兩位小數(shù)并在 LED 數(shù)碼管上顯示出來(lái)。 AHDL 語(yǔ)言或以 VHDL 語(yǔ)言形式書(shū)寫(xiě)的文 件， AHDL 是 Altera Hardwara Description Lovnguage 的縮寫(xiě)，它是一種 高級(jí)的硬件行為描述語(yǔ)言，最適合于大型的、復(fù)雜的狀態(tài)機(jī)設(shè)計(jì)。 5）為引腳和節(jié)點(diǎn)命名。其中 prim 包括基本的邏輯塊電路， mf（宏功 能庫(kù)）包括所有 74 系列邏輯， mega_lpm(參數(shù)化模塊庫(kù) )包括參數(shù)化模 塊、兆功能高級(jí)模塊和 Megacoves,AMPP 包括 PCI、 DS、 ucontroller 設(shè)計(jì)輸入 設(shè)計(jì)要求 設(shè)計(jì)編譯 功能校驗(yàn) 時(shí)序校驗(yàn) 器件編程 在線(xiàn)校驗(yàn) 系統(tǒng)產(chǎn)品 設(shè)計(jì)修改 等。 2）建立新文件。建立 一個(gè)圖形設(shè)計(jì)文件的方法步驟包括： 1）指定設(shè)計(jì)項(xiàng)目名稱(chēng)，用 MAX+PLUSII 編譯一個(gè) 項(xiàng)目前，必須確定一個(gè)設(shè) 計(jì)文件作為當(dāng)前項(xiàng)目。用后仿真確認(rèn)的配置文件經(jīng) EPROM或編程電纜配置 CPLD， 加入實(shí)際激勵(lì)，進(jìn)行測(cè)試，以檢查是否完成預(yù)定功能。將編譯產(chǎn)生的延時(shí)信息加入到設(shè)計(jì)中，進(jìn)行布局布線(xiàn)的仿真，是與實(shí)際器件工作時(shí)情況基本相同的仿真。主要完成器件的選擇及適配，邏輯的綜合及器件的裝入，延時(shí)信息的提取。此時(shí)為 0延時(shí)模式，主要為檢驗(yàn)輸入是否有誤?？梢圆捎?原理圖輸入， HDL 語(yǔ)言描述、 EDIF 網(wǎng)表讀入及波形輸入等方式。 MAX+PLUSII 是由設(shè)計(jì)輸入、設(shè)計(jì)處理、設(shè)計(jì)校驗(yàn)和器件編程四部分組成。 MAX+PLUSII 介紹 Altera 公司的 MAX+PLUSII 開(kāi)發(fā)系統(tǒng)是一個(gè)完全集成化，易學(xué)易用可編程邏輯設(shè)計(jì)環(huán)境，它可以在多種平臺(tái)上運(yùn)行。設(shè)計(jì)人員需要利用在布局步線(xiàn)中獲得的更精 確的RC 參數(shù)再次驗(yàn)證電路的功能和時(shí)序。 第 5步：布局步線(xiàn)。 第 4步：設(shè)計(jì)輸入的優(yōu)化。 第 3步：設(shè)計(jì)輸入編譯。 第 2步：前仿真。 通?？蓪?FPGA/CPLD 設(shè)計(jì)流程歸納為以下 7 個(gè)步驟： 第 1步：設(shè)計(jì)輸入。 4） FPGA/CPLD 芯片電路設(shè)計(jì)周期短。 2） FPGA/CPLD 的資金投入小，不用對(duì)廠商做任何訂單數(shù)量上的承諾，節(jié)省了許多潛在的花費(fèi)，而且 FPGA/CPLD 的研制開(kāi)發(fā)費(fèi)用相對(duì)較低。邏輯電路應(yīng)用場(chǎng) 合，它可以代替幾十甚至上百塊芯片。 FPGA/CPLD 技術(shù) FPGA(Field Programmable Gates Array,現(xiàn)場(chǎng)可編程門(mén)陣列 )與 CPLD (Cmplex Programmable Logic Devive，復(fù)雜可編程邏輯器件 )都是可編程邏 輯器件。早期的可編程邏輯器件只有可編程只讀存儲(chǔ)器（ PROM），紫外線(xiàn)可擦除只讀存儲(chǔ)器（ EPROM）和點(diǎn)可擦除只讀存儲(chǔ)器（ EEPROM）三種。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制作集成電路的任務(wù)已不完全由半導(dǎo)體廠商來(lái)獨(dú)立承擔(dān)。 第 2 章 CPLD 概述 可編程邏輯器件的發(fā)展歷程 當(dāng)今社會(huì)是數(shù)字的社會(huì)，是數(shù)字集成電路廣泛應(yīng)用的社會(huì)。此外，該公司還開(kāi)發(fā)了 MAX PIUS II 軟件， VHDL 語(yǔ)言就是在這個(gè)軟件環(huán)境應(yīng)用。使用 VHDL 語(yǔ)言來(lái)設(shè)計(jì)數(shù)字系統(tǒng)是電子設(shè)計(jì)技術(shù)的大勢(shì)所趨。由于，計(jì)算機(jī)技術(shù)和自身功能的不斷發(fā)展括充，使其能夠在行為級(jí)、系統(tǒng)級(jí)、寄存 器和門(mén)級(jí)上描述邏輯電路。 80 年代后期由美國(guó)國(guó)防部開(kāi)發(fā)的 VHDL 語(yǔ)言恰好滿(mǎn)足了這樣的要求，并在 1987 年 12 月由 IEEE 標(biāo)準(zhǔn)化（定為 IEEE std 1076— 1987 標(biāo)準(zhǔn)， 1993 年進(jìn)一步修訂，被定為 ANSI/IEEE std 1076— 1993 標(biāo)準(zhǔn)）。 硬件描述語(yǔ)言得發(fā)展至今已有幾十 年的歷史，并已成功地應(yīng)用到系統(tǒng)的仿真、驗(yàn)證和設(shè)計(jì)綜合等方面。電子設(shè)計(jì)自動(dòng)化（ EDA）的關(guān)鍵技術(shù)之一是要求用形式化方法來(lái)描述數(shù)字系統(tǒng)的硬件電路，即要用所謂硬件描述語(yǔ)言來(lái)描述硬件電路。目前數(shù)字系統(tǒng)的設(shè)計(jì)可以直接面向用戶(hù)要求，根據(jù)系統(tǒng)的行為和功能要求自上而下逐層完成相應(yīng)的描述、綜合、優(yōu)化、仿真與驗(yàn)證，直到生成器件。在論文最后還附有參考文獻(xiàn)、外文資料，及譯文。 2． 大大縮短了邏輯電 路的設(shè)計(jì)周期。它具有兩大優(yōu)點(diǎn)： 1． 支持自上而下的 TTD設(shè)計(jì)。使設(shè)計(jì)人員擺脫傳統(tǒng)得人工設(shè)計(jì)方法的框框，使數(shù)字系統(tǒng)設(shè)計(jì)的水平上升到一個(gè)新階段。摘要 本論文介紹了應(yīng)用硬件描述語(yǔ)言（ VHDL）來(lái)進(jìn)行數(shù)字電壓表的設(shè)計(jì)過(guò)程。主要介紹了使用它來(lái)設(shè)計(jì)數(shù)字系統(tǒng)硬件電路的方法。 VHDL 語(yǔ)言是一種面向設(shè)計(jì)的多層次、多領(lǐng)域且得到一致認(rèn)同的標(biāo)準(zhǔn)硬件描述語(yǔ)言。它直接面向用戶(hù)，從系統(tǒng)的總體要求出發(fā)，根據(jù)電路系統(tǒng)的行為和功能要求，自上到下逐層的完成了相應(yīng)的設(shè)計(jì)描述、綜合與優(yōu)化、模擬與驗(yàn)證，直到最終生成器件，從而完成系統(tǒng)的整體設(shè)計(jì)。論文詳細(xì)介紹了（ A/D 轉(zhuǎn)換器、二 — 十進(jìn)制的轉(zhuǎn)換、十進(jìn)制 — BCD 碼的轉(zhuǎn)換、多路數(shù)據(jù)選擇器、數(shù)碼管的顯示等程序設(shè)計(jì)），為使系統(tǒng)設(shè)計(jì)的更加科學(xué)合理，并在編程之后，對(duì)主要參數(shù)進(jìn)行了詳細(xì)得計(jì)算；論文還介紹了使用 MAX PLUS II 軟件，另外還附了異步加法器。 關(guān)鍵詞： 硬件描述語(yǔ)言（ VHDL）、模數(shù)轉(zhuǎn)換（ A/D）、 MAX PLUS II、復(fù)雜可編程控制器件（ CPLD） Abstract Using a hardware description language—VHDL to design a voltage watch， is introduced in this ,the method which we make use of VHDL to designing restrictions,and will make an epoch in the design of digital systems which will attain a higher level. VHDL is a hardware deseription language that faces design , and appropbated by general consensus. There are two advantageous factors in using VHDL: 1. Supporting superincumbent TTD design. VHDL faces users directly, and users can design from the entire request according to the action and function of circuit systems. Using VHDL, the user can gradually acplish the task by steps, starting from the design’s description , then synthesis and optimization、 simulation and test, till creating logic elements finally. Ultimately, the entire design is pleted. 2. Cuting the period o