【正文】 f the design short greatly. The paper introduces (A/D ZHUANHUANQI、 SHI—BCD 碼的轉(zhuǎn)換、多路數(shù)據(jù)選擇器、數(shù)碼管的顯示 )in detail. And also introduces the application of software MAX PLUS addition, asynchronous adder is appended in the paper. And at the rear of this paper, reference literature, foreign language files and translation are added. In order to make the design more reasonable, we pute the main parameters in detail after the procedure. KeyWords: VHSIC Hardware Description Language Model Digital Convert Organon Multiple away matrix and programmable logic user system Complex Programmable Logic Device 目錄 第 1章 引言??????????????????????? （ 4） 第 2章 CPLD 的概述???????????????????? (5) 可編程邏輯器件的發(fā)展歷程????????????? （ 5） FPGA/CPLD 技術(shù)?????????????????? （ 5） MAX+PLUSII 介紹?????????????????? （ 7） 第 3章 數(shù)字電壓表的設(shè)計與實現(xiàn)?????????????? （ 9） 數(shù)字電壓表的簡單介紹??????????????? （ 9） 各部分元件的設(shè)計????????????????? （ 10） 模 /數(shù)（ A/D）轉(zhuǎn)換器??????????????? （ 10） 二 — 十進(jìn)制轉(zhuǎn)換器???????????????? （ 16） 十進(jìn)制 — BCD 碼轉(zhuǎn)化器?????????????? （ 18） BCD 碼多路數(shù)據(jù)選擇器?????????????? （ 20） BCD 譯碼顯示器????????????????? （ 21） 第 4章 控制器與控制電路的設(shè)計??????????????（ 23） 控制器的設(shè)計??????????????????? （ 23） 控制電路的設(shè)計?????????????????? （ 27） 錯誤顯示 與復(fù)位清零顯示的控制電路????????（ 27） 控制 BCD 多路數(shù)據(jù)選擇器地址的控制電路??????（ 29） 3位有效數(shù)字在譯碼顯示電路順序顯示的控制電路?? （ 30） 第 5章 總結(jié)???????????????????????（ 32） 第 6章 結(jié)束語??????????????????????（ 33） 附錄???????????????????????????（ 34） 第 1 章 引言 隨著電子技術(shù)的發(fā)展，當(dāng)前數(shù)字系統(tǒng)的設(shè)計正朝著速度快、容量大、體 積小、重量輕的方向發(fā)展，推動該潮流迅猛發(fā)展的引擎就是日趨進(jìn)步和完善的 ASIC 設(shè)計技術(shù)。上述設(shè)計過程除了系統(tǒng)行為和功能描述以外，其余所有的設(shè)計過程幾乎都可以用計算機(jī)自動的完成，也就是說作到了電子設(shè)計自動化（ EDA）。所以硬件描述語言及相關(guān)的仿真、綜合等技術(shù)的研究是當(dāng)今電子設(shè)計自動化領(lǐng)域的一個重要課題。廣大用戶所期盼的是一種面向設(shè)計的多層次、多領(lǐng)域且得到一致認(rèn)同的標(biāo)準(zhǔn)的硬件描述語言。它的出現(xiàn)為電子設(shè)計自動化（ EDA）的普及和推廣奠定了堅實的基礎(chǔ)。于是人們反過來進(jìn)行電路設(shè)計（描述），然后通過一定的編譯算法將其轉(zhuǎn)化成具有相應(yīng)功能的邏輯電路，也就是說，電路設(shè)計人員可以用硬件 描述語言 VHDL 來設(shè)計數(shù)字系統(tǒng)的硬件部分。 CPLD 是一種復(fù)雜的用戶可編程邏輯器件，它以其編程方便、集成度高 速度快、價格底等特點越來越受到廣大電子設(shè)計人員的青睞。正是由于 VHDL 已廣泛應(yīng)用到各個領(lǐng)域，應(yīng)用 VHDL 語言來 編程實現(xiàn)數(shù)字電壓表的設(shè)計，通過課題的設(shè)計來進(jìn)一步掌握及應(yīng)用 VHDL 語言編程。信息高速公 路、媒體電腦、移動電話系統(tǒng)、數(shù)字電視，各種自動化設(shè)備以及我們?nèi)粘５囊恍┬≈谱鞫家玫綌?shù)字集成電路，它由早期的電子管、晶體管、小規(guī)模集成電路（幾十 — 幾百門）、中規(guī)模集成電路（ MSIC，幾百 — 幾千門）、大規(guī)模集成電路（ LSIC，幾千 — 幾萬門）發(fā)展到超大規(guī)模集成電路（ VLSIC，幾萬門以上）以及許多具有特 定功能的專用集成電路。因而出現(xiàn)了現(xiàn)場可編程邏輯器件（ FPLD），其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場可編程門陣列（ FPGA）和復(fù)雜可編程邏輯器件（ CPLD）。它們的共同特點是可以實現(xiàn)速度特性較好的邏輯功能，但其過于簡單的結(jié)構(gòu)也使它們只能實現(xiàn)規(guī)模較小的電路。 FPGA/CPLD 的規(guī)模比較大，適合于時序、組合等。 FPGA、 CPLD 概括起來它們是由三大部 分組成： 1） 一個二維的邏輯塊陣列，構(gòu)成了 PLD 器件的邏輯組成核心 2） 輸入 /輸出塊 3） 連接邏輯的互連資源 FPGA/CPLD 芯片都是特殊的 ASIC 芯片，它們除了具有 ASIC 的特點之外， 還具有以下特點： 1） FPGA/CPLD 芯片的規(guī)模越來越大，使它所能實現(xiàn)的功能也越來越強(qiáng)，同時也可以實現(xiàn)系統(tǒng)集成。 3） FPGA/CPLD 芯片和 EPROM 配合使用時，用戶可以反復(fù)地編程、擦除、使用或者在外圍電路不動的情況下用不同的 EPROM 就可以實現(xiàn)不同的功能。 5） FPGA/CPLD 軟件易學(xué)易用，可以使設(shè)計人員更能集中精力進(jìn)行 電路設(shè)計。應(yīng)用 Verilog、 VHDL、 AHDL 等硬件描述語言的輸入法來設(shè)計。所設(shè)計的電路必須在布局布線驗證，目的主要是 在仿真時，驗證電路是否有效。設(shè)計輸入之后就有一個從高層系統(tǒng)行為設(shè)計向低層門級邏輯電路的轉(zhuǎn)化翻譯過程。根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果代替一些復(fù)雜的單元。 第 6步：后仿真。 第 7步：流片。它所能提供的靈活性 和高效性是無可比擬的，其豐富的圖形界面，輔之以完整的、可即使訪問的在線文檔。 由前面敘述可知， MAX+PLUSII 軟件設(shè)計的流程應(yīng)包括以下幾個部分，如圖 1 所示 1）設(shè)計輸入。 2）功能仿真。 3）編譯。 4）后仿真。 5）譯驗證。 圖 1 MAX+PLUSII 軟件流程圖 邏輯設(shè)計的輸入方法有圖形輸入、文本輸入和由第三方 EDA tool 生 成的 EDIF 網(wǎng)表輸入等，輸入方法不同，生成的文件格式也有所不同。對于每個新的項目應(yīng)該建立一個單獨(dú)的子目錄， 當(dāng)指定設(shè)計項目名稱時，也就同時指定了保存該設(shè)計項目的子目錄名。 3）輸入圖元和宏功能符號。 4）連線。 6）保存文件，檢查基本錯誤。 VHDL 是 一種符合 IEEE 標(biāo)準(zhǔn)的高級硬件行為描述語言，特別適合于大型和復(fù)雜的設(shè) 計。除了能夠測量 0— 5V 之間 的電壓值外，當(dāng)被測電壓超過 0— 5V的范圍時，電壓表會在數(shù)碼管上顯示出 ‘ 倒 F’ 的符號，表示測量錯誤。接下來就給出數(shù)字電壓表設(shè)計的原理方框圖，通過方框圖來詳細(xì)介紹 一下各部分元件的設(shè)計思想及工作過程。 圖 2 數(shù)字電壓表原理 框 圖 在設(shè)計過程中我們需要注意的問題： 1）二 — 十進(jìn)制轉(zhuǎn)換中需要有一個范圍 0— 5V，當(dāng)超出這個范圍時轉(zhuǎn)換結(jié)果將會出錯，并顯示出錯誤的信息。 各部分元件的設(shè)計 模 /數(shù)（ A/D）轉(zhuǎn)換器 電壓表進(jìn)行測量首先要從外界采集信號，而所采集的信號為模擬信 號，我們需要的應(yīng)為數(shù)字信號，這就需要我們通過模 /數(shù)（ A/D）轉(zhuǎn)換器轉(zhuǎn)換為數(shù)字信號。考慮到逐次逼近法有速度快、轉(zhuǎn)換精度高的特點，在這里我們 模擬量的輸入 A/D 二 — 十進(jìn)制的轉(zhuǎn)換 十進(jìn) 制 — BCD碼轉(zhuǎn)換 BCD 多路數(shù)據(jù)選擇器 BCD 譯碼及數(shù)碼管顯示 控制器 所使用的是 ADC0809 模 /數(shù)轉(zhuǎn)換器。 2）模 /數(shù)轉(zhuǎn)換器的主要參數(shù) 轉(zhuǎn)換精度 轉(zhuǎn)換精度反映了 A/D 轉(zhuǎn)換器的實際輸出接近理論輸 出的精確程度。例如，模擬量為 5V時對應(yīng)的數(shù)字量為 800H，而實際轉(zhuǎn)換 中發(fā)現(xiàn) 到 也對應(yīng)數(shù)字量 800H。 A/D 轉(zhuǎn)換的精度通常用數(shù)字量的最低有效位（ LSB）來表示。轉(zhuǎn)換率為轉(zhuǎn)換時 間的倒數(shù)。例如，完成一次 A/D 轉(zhuǎn)換所 需要的時間是 20us，則轉(zhuǎn)換率為 50KHZ。一個 n 位的 A/D 轉(zhuǎn)換器，其分辨率等于模擬量輸入的滿量程值除以 2 的 n 次方。所以也常用 A/D 轉(zhuǎn)換器的位數(shù)來表示其分辨率。用一個 D/A 轉(zhuǎn)換器的輸出電壓 V0 與模擬輸入電壓 Vi 進(jìn)行比較，以產(chǎn)生 A/D 結(jié)果在逐次逼近式 A/D 轉(zhuǎn)換器中，采用一個逐次逼近寄存器放計數(shù)值，并在相應(yīng)的控制電路的控制下，從高位向低位逐位確 定其計數(shù)值，逐次逼近式 ADC0809轉(zhuǎn)換原理，如圖 3所示 圖 3 ADC0809 轉(zhuǎn)換原理圖 4） ADC0809 的內(nèi)部結(jié)構(gòu)與引腳功能 內(nèi)部結(jié)構(gòu) 模擬多路轉(zhuǎn)換開關(guān)由 8路模擬開關(guān)和 3 位地址鎖存與譯碼器組成，地 8位模擬輸入 8位模擬開關(guān) 地址鎖存與譯碼 3位地址 地址鎖存允許 控制時序 啟動時鐘 逐次逼近寄存器 樹狀開關(guān) 256R 電阻網(wǎng)絡(luò) 轉(zhuǎn)換結(jié)束 三態(tài)輸出鎖存緩沖器 址鎖存允許信號 ALE 將三位地址信號 ADDC、 ADDB、 ADDA 進(jìn)行鎖存，然 后由譯碼電路選通其中一路模擬信號加到 A/D 轉(zhuǎn)換部分進(jìn)行轉(zhuǎn)換。 引腳功能 D7— D0： 8 位數(shù)據(jù)輸出線； IN7— IN0： 8路模擬信號輸入； ADDC、 ADDB、 ADDA： 8路模擬信號輸入通道的地址選擇線； ALE：地址鎖存允許，其正跳變地址選擇線狀態(tài)，經(jīng)譯碼選通對應(yīng)的模擬輸入信號； START：啟動信號，上升沿使片內(nèi)所有寄存器清零，下降沿啟動 A/D 轉(zhuǎn)換； EOC：轉(zhuǎn)換結(jié)束，轉(zhuǎn)換開始后此引腳變?yōu)楦唠娖剑? OE：輸出允許，此引腳為高電平有效，當(dāng)有效時，芯片內(nèi)部三態(tài)數(shù)據(jù)輸出鎖存緩沖器被打開，轉(zhuǎn) 換結(jié)果送到 D7— D0； REF（ +）、 REF（ — ）：參考電壓正極、負(fù)極，通常 REF（ +）接 VCC， REF（ — ）接 GND； VCC：電源， +5V， GND：地線； CLOCK：時鐘，最高可達(dá) 1280KHZ，由外部提供； ADC0809 的引腳圖如圖 4 所示 圖 4