【正文】 同時也感謝學校為我們提供了良好 的學習環(huán)境，使我們能夠在此專心的學習；另外我必須感謝我的父母。較好地克服了電壓表采用雙積分式模／數(shù)轉(zhuǎn)換器作為核心器件和采用單片機作為系統(tǒng)控制核心的缺陷，具有自己獨特的優(yōu)勢。系統(tǒng)最大限度地將所有器件集成在 FPGA 芯片上。傳統(tǒng)的實驗用模擬電壓表功能單一、精度低、體積大，且存在讀數(shù)時的視差，長時間連續(xù)使用易引起視覺疲勞，使用中存在諸多不便。通過這次數(shù)字電壓表的設計，讓我學到了很多，掌握了 VHDL 語言的編程還有 Quartus‖軟件的運用，還有就是讓我明白了遇到困難不要退縮，要積極的去解決問題，這樣才能 更好的提高自己，完善自我，為我們以后面向社會打下堅實的基礎。圖 為數(shù)字電壓表的頂層模塊。程序 (2)是 LED 各數(shù)字的位選代碼。039。 (1) num=bcdcode(3 downto 0) when count=0 else bcdcode(7 downto 4) when count=1 else bcdcode(11 downto 8) when count=2 else 0000。 then count=count+1。 signal count:std_logic_vector(1 downto 0)。 seg:out std_logic_vector(6 downto 0)。 use 。 沈陽理工大學學士學位論文 27 Leddisplay 功能：用 LED 進行數(shù)碼顯示。 將 8 位數(shù)字量轉(zhuǎn)化為 3 位 BCD 碼 圖中 Datain“ 11011110”，“ 1101”對應的電壓值位 ,其對應的 BCD 編碼為“ 010000010110”，“ 1110”對應的電壓值為 ，其對應的 BCD編碼為“ 000000101000”。 b_dataout=vdata。039。139。139。 and c0=39。 and c0=39。 and c0=39。139。139。139。139。 begin middata=b_datain。 signal ldata:std_logic_vector(11 downto 0)。 end dataprocess。 use 。 沈陽理工大學學士學位論文 23 圖 ADC0809 模塊原理圖 該模塊時序仿真圖如 圖 所示 ： 圖 ADC0809 功能仿真時序圖 如圖 所示： Datain、 EOC、 CLK：輸入端 Dataut、 OE、 ALE、 START、 ADD：輸出端 當輸入時鐘信號時，八位數(shù)字量在 EOC 有高電位變?yōu)榈碗娢粫r，標志著 A/D 轉(zhuǎn)換結(jié)束。一般狀態(tài)機分類為以下兩種： MOORE 型狀態(tài)機：它的輸出僅僅取決于現(xiàn)態(tài)，與輸入無關(guān)。 end process。139。) then current_state=next_state。 end process。 lock=39。 沈陽理工大學學士學位論文 22 start=39。139。039。 end if。 if (eoc=39。 oe=39。 when st2= ale=39。039。139。 lock=39。 start=39。 begin add=001。 architecture one of ad is type states is(st0,st1,st2,st3,st4)。 ale:out std_logic。 eoc:in std_logic。 library ieee。 （ 1）譯碼、顯示電路可以采用動態(tài)掃描顯示和靜態(tài)顯示兩種方法。 (2)如果任何兩個對應位 BCD 數(shù)相加的結(jié)果向高一位有進位時 (即結(jié)果大于或等于 16),該位進行加 6 修正 . (3)低位修正結(jié)果使高位大于 9 時 ,高位進行加 6 修正 從表中得到的模擬電壓值必須用 BCD 碼表示才能便于用 LED 數(shù)碼管顯示。 解決的辦法是對二進制加法運算的結(jié)果采用 加 6 修正 ,這種修正稱為 BCD 調(diào)整。四位相加的結(jié)果為 0011，由于低位有進位，因此最終結(jié)果為 0100,。 沈陽理工大學學士學位論文 18 BCD 碼 BCD 碼的介紹 8 位數(shù)字量 BD0~BD7 如何變成 3 位 BCD 碼？用 FPGA 實現(xiàn)乘除法是很耗資源的，因而，下面采用查表方法求取 BD0~BD7 與模擬輸入電壓 0~5v 的對應關(guān)系。 不管使用上述哪種方式，只要一旦確定轉(zhuǎn)換完成，即可通過指令進行數(shù)據(jù)傳送?？蓳?jù)此設計一個延時子程序， A/D 轉(zhuǎn)換啟動后即調(diào)用此子程序，延遲時間一到，轉(zhuǎn)換肯定已經(jīng)完成了，接著就可進行數(shù)據(jù)傳送。數(shù)據(jù)傳送的關(guān)鍵問題是如何確認 A/D 轉(zhuǎn)換的完成，因為只有確認完成后，才能進行傳送。下降沿啟動 A/D 轉(zhuǎn)換，之后 EOC 輸出信號變低，指示轉(zhuǎn)換正在進行。 ADC0809 芯片的控制方法及轉(zhuǎn)換過程 控制 ADC0809 動作的信號有 ： ALE,START,OE,EOC。要求時鐘頻率不高于 640KHZ。 EOC： A／ D 轉(zhuǎn)換 結(jié)束信號，輸出，當 A／ D 轉(zhuǎn)換結(jié)束時，此端輸出一個高電平（轉(zhuǎn)換期間一直為電平）。 D0～ D7： 8 位數(shù)字量輸出端。 沈陽理工大學學士學位論文 15 4 各器件的選擇 A/D 轉(zhuǎn)換器 ADC0809 控制電路 ADC0809 的功能介紹 利用 ADC0809 作為電壓采樣端口， FPGA 作為系統(tǒng)的核心器件，用 LED 進行數(shù)碼顯示，把讀取的 8 位二進制數(shù)據(jù)轉(zhuǎn)換成便于輸出 3 位十進制 BCD 碼送給數(shù)碼管。主要分為如下幾個模塊：時鐘分頻（ div_f）、數(shù)據(jù)采集控制（ cs_control） 、數(shù)據(jù)串轉(zhuǎn)并（ chuan2bing）、顯示數(shù)值計算（ data_calculate）、數(shù)碼管掃描（ led_select） 、顯示譯時鐘 信號 start A/D 轉(zhuǎn)換器 A/D轉(zhuǎn)換控制模塊 數(shù)據(jù)轉(zhuǎn)換 模 塊 譯碼模塊 ale add oe eoc 數(shù)據(jù)輸入 沈陽理工大學學士學位論文 14 碼（ led_translate）。這些工作由 ADC0809 轉(zhuǎn)換控制模塊、數(shù)據(jù)轉(zhuǎn)換模塊、譯碼模塊完成。 1 能夠?qū)崿F(xiàn)一個通道的采樣控制； 2 產(chǎn)生 ADC0809 工作所需的各種控制信號； 3 計算轉(zhuǎn)換后的數(shù)字電壓信號，并以 BCD 碼方式表示。 ASIC 完成從模擬量的輸入到數(shù)字量的輸出，是數(shù)字電壓表的心臟，這種電壓表的設計簡單、精確度高，但是這種設計方法由于采用了 ASIC器件使得的它欠缺靈活性，其系統(tǒng)功能固定，難以更新擴展。可以通過“≥”、“ ”、“≤”及“ ”沈陽理工大學學士學位論文 11 4 個 按鈕將 Node 添加到“ Selected Nodes”欄中或者從“ Selectede Nodes”欄中刪除，“≥”和“≤”按鈕只能對單個操作有效，“ ”和“ ”按鈕對所有 Nodes 有效。 沈陽理工大學學士學位論文 9 圖 建立仿真波形文件對話框 圖 新建仿真波形編輯窗口 2） 創(chuàng)建輸入輸出向量 創(chuàng)建輸入輸出向量操作步驟如下： 依次選擇菜單命令“ Edit— Insert— Insert Node or Bus”，或者在向量編輯窗口空白沈陽理工大學學士學位論文 10 位置處（黑粗矩形框內(nèi)空白位置）單擊鼠標右鍵，在右鍵下拉菜單中選擇“ Insert— Insert Node or Bus”，如圖 所示。選中 VHDL File，單擊 OK 按鈕，彈出一個無名稱的文本編輯窗口，可以在此文本編輯窗口中輸入VHDL 文件。設計項目名稱和頂層文件實體名可以相同，在多層次系統(tǒng)設計中，一般與設計項目同名的設計實體作為頂層文件。 原理圖設計輸入 新項目建立 建立設計文件 文本設計輸入 分析 amp。 圖 Quartus ‖軟件的基本設計流程 Quartus ‖軟件的設計輸入方式分多鐘，主要包括文本輸入方式、原理圖設計輸入方式、波形設計輸入方式 、 EDIF 輸入文件方式、圖形設計輸入方式和轟功能模塊輸入方式等。 Quartus II 在 21 世紀初推出，是 Altera 前一代 FPGA/CPLD 集成開發(fā)環(huán)境 MAX+plus II 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。⑤布局布線后的設計模擬。①硬件電路系統(tǒng)設計要求的定義。 7） 運行庫和程序包豐富：目前支持 VHDL 的程序包很豐富，大多以庫的形式存放在特定的目錄下，用戶可隨 時調(diào)用。除了 VHDL沈陽理工大學學士學位論文 5 自身預定的 10 中數(shù)據(jù)類型外在 VHDL 程序設計中還可以由用戶自定義數(shù)據(jù)類型?？梢詮囊粋€仿真工具移植到另一個仿真工具，可以從一 個綜合工具移植到另一綜合工具，也可以從一個工作平臺移植到另一個工作平臺。對于同一個設計描述，可以采用多種不同的器件結(jié)構(gòu)來實現(xiàn)其功能。與其他硬件描述語言相比， VHDL 具有以下特點： 1） 功能強大：靈活性高： VHDL 具有功能強大的語言結(jié)構(gòu)，可以用簡潔明確的源代碼來進行復雜控制邏輯的設計。因此， VHDL 在 CPLD/FPGA 的應用方面較為廣泛； VHDL 可以用比較少的篇幅將一個復雜的問題描述得很清楚。 國外硬件描述語言種類很多 ,有的從 Pascal 發(fā)展而來 ,也有一些從 C 語言發(fā)展而來 .有些 HDL 成為 IEEE標準 ,但大部分是企業(yè)標準 .VHDL來源于美國軍方 ,其他的硬件描述語言則多來源于民間公司 .可謂百家爭鳴 ,百花齊放 .這些不同的語言傳播到國內(nèi) ,同樣也引起了不同的影響 .在我國比較有影響的有兩種硬件描述語言 :VHDL 語言和 Verilog HDL 語言 .這兩種語言已成為 IEEE 標準語言 [12,15]。 VHDL 的語法豐富、數(shù)據(jù)類型繁多，是描述能力很強的的一種硬件描述語言，能在高層次上以系統(tǒng)的行為進行描述和仿真。 VHDL 是 20 世紀 80 年代中期，由美國國防部資助的 VHSIC 項目開發(fā)的產(chǎn)品。主要有： 1) 語法檢查和設計規(guī)則檢查 2)邏輯優(yōu)化和綜合 3)適配和分割 4)布局和布線 （ 5）時序仿真 時序仿真又稱后仿真或延時仿真。用戶所設計的電路必須在編譯之前進行邏輯功能驗證，此沈陽理工大學學士學位論文 3 時的仿真沒有延時信息，對于初步的功能檢測非常方便。 （ 1）設計準備 在系統(tǒng)設計之前，首先要進行方案論證、系統(tǒng)設計和器件選擇等準備工 作。 （ 3）支持多種接口 FPGA 芯片可支持多種標準的接口電平，可通過 EDA 開發(fā)工具來選定采用什么樣的接口標準，包括常用的 TTL 和差分輸入等。 （ 2）高度集成化，高工作頻率 一般的 FPGA 內(nèi)部都集成有上百萬的邏輯門，可以在其內(nèi)部規(guī)劃出多個與傳統(tǒng)小規(guī)模集成器件功能相當?shù)哪K。傳統(tǒng)硬件電路設計先要進行功能設計，然后進行電路板級設計并做稱電路板后進行調(diào)試，如果電路中有什么錯誤，整個電路板都將作廢，這是很不經(jīng)濟的。其中 EDA 設計語言中的 VHDL 語言是一種快速的電路設計工具，功能涵蓋了電路描述、電路合成、電路仿真等三大電路設計工作。上述設計過程除了系統(tǒng)行為和功能描述以外，其余所有的設計幾乎都可以用計算機來自動完成，也就說做到了電子設計自動化（ EDA）這樣做可以大大的縮短系統(tǒng)的設計周期，以適應當今品 種多、批量小的電子市場的需求 [5,6]。而采用 FPGA 進行產(chǎn)品開發(fā)，可以靈活地進行模塊配置，大大 縮短了開發(fā)周期，也有利于數(shù)字電壓表向小型化、集成化的方向發(fā)展。A/D Acquisition digital voltage 沈陽理工大學學士學位論文 III 目 錄 1 緒論 ...................................................................................................................................... 1 課題背景和意義 ....................................................................................................... 1 FPGA 設計特點 ..........................................